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Artigo de periodico
A FAST hardware decoder optimized for template features to obtain order book Data in low latency (2023)
Oliveira, Caio C. S ; Bonato, Vanderlei
Source: Journal of Signal Processing Systems. Unidades: ICMC, EESC
Subjects: HARDWARE, ANÁLISE DE DADOS
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ABNT
OLIVEIRA, Caio C. S e BONATO, Vanderlei. A FAST hardware decoder optimized for template features to obtain order book Data in low latency. Journal of Signal Processing Systems, v. 95, p. 559-567, 2023Tradução . . Disponível em: https://doi.org/10.1007/s11265-023-01850-2. Acesso em: 07 out. 2024.
APA
Oliveira, C. C. S., & Bonato, V. (2023). A FAST hardware decoder optimized for template features to obtain order book Data in low latency. Journal of Signal Processing Systems, 95, 559-567. doi:10.1007/s11265-023-01850-2
NLM
Oliveira CCS, Bonato V. A FAST hardware decoder optimized for template features to obtain order book Data in low latency [Internet]. Journal of Signal Processing Systems. 2023 ; 95 559-567.[citado 2024 out. 07 ] Available from: https://doi.org/10.1007/s11265-023-01850-2
Vancouver
Oliveira CCS, Bonato V. A FAST hardware decoder optimized for template features to obtain order book Data in low latency [Internet]. Journal of Signal Processing Systems. 2023 ; 95 559-567.[citado 2024 out. 07 ] Available from: https://doi.org/10.1007/s11265-023-01850-2
Trabalho de evento
Predicting Elliott Flat and Zigzag internal shapes by statistical learning on Fibonacci ratios (2023)
Santos, Rafael Ribeiro dos ; Bonato, Vanderlei ; Silva, Geraldo Nunes
Source: Proceedings. Conference titles: International Conference on Computational Science and Computational Intelligence - CSCI. Unidade: ICMC
Subjects: ANÁLISE DE SÉRIES TEMPORAIS, PREDIÇÃO, NÚMEROS DE FIBONACCI
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ABNT
SANTOS, Rafael Ribeiro dos e BONATO, Vanderlei e SILVA, Geraldo Nunes. Predicting Elliott Flat and Zigzag internal shapes by statistical learning on Fibonacci ratios. 2023, Anais.. Piscataway: IEEE, 2023. Disponível em: https://doi.org/10.1109/CSCI62032.2023.00060. Acesso em: 07 out. 2024.
APA
Santos, R. R. dos, Bonato, V., & Silva, G. N. (2023). Predicting Elliott Flat and Zigzag internal shapes by statistical learning on Fibonacci ratios. In Proceedings. Piscataway: IEEE. doi:10.1109/CSCI62032.2023.00060
NLM
Santos RR dos, Bonato V, Silva GN. Predicting Elliott Flat and Zigzag internal shapes by statistical learning on Fibonacci ratios [Internet]. Proceedings. 2023 ;[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/CSCI62032.2023.00060
Vancouver
Santos RR dos, Bonato V, Silva GN. Predicting Elliott Flat and Zigzag internal shapes by statistical learning on Fibonacci ratios [Internet]. Proceedings. 2023 ;[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/CSCI62032.2023.00060
Artigo de periodico
Order book mid-price movement inference by CatBoost classifier from convolutional feature maps (2022)
Bileki, Guilherme Augusto ; Barboza, Flavio Luiz de Moraes ; Silva, Luis Henrique Claudino ; Bonato, Vanderlei
Source: Applied Soft Computing. Unidade: ICMC
Subjects: APRENDIZADO COMPUTACIONAL, REDES NEURAIS, BOLSA DE VALORES, PREÇO DE AÇÕES
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ABNT
BILEKI, Guilherme Augusto et al. Order book mid-price movement inference by CatBoost classifier from convolutional feature maps. Applied Soft Computing, v. 116, p. 1-13, 2022Tradução . . Disponível em: https://doi.org/10.1016/j.asoc.2021.108274. Acesso em: 07 out. 2024.
APA
Bileki, G. A., Barboza, F. L. de M., Silva, L. H. C., & Bonato, V. (2022). Order book mid-price movement inference by CatBoost classifier from convolutional feature maps. Applied Soft Computing, 116, 1-13. doi:10.1016/j.asoc.2021.108274
NLM
Bileki GA, Barboza FL de M, Silva LHC, Bonato V. Order book mid-price movement inference by CatBoost classifier from convolutional feature maps [Internet]. Applied Soft Computing. 2022 ; 116 1-13.[citado 2024 out. 07 ] Available from: https://doi.org/10.1016/j.asoc.2021.108274
Vancouver
Bileki GA, Barboza FL de M, Silva LHC, Bonato V. Order book mid-price movement inference by CatBoost classifier from convolutional feature maps [Internet]. Applied Soft Computing. 2022 ; 116 1-13.[citado 2024 out. 07 ] Available from: https://doi.org/10.1016/j.asoc.2021.108274
Artigo de periodico
Class-specific early exit design methodology for convolutional neural networks (2021)
Bonato, Vanderlei ; Bouganis, Christos-Savvas
Source: Applied Soft Computing Journal. Unidade: ICMC
Subjects: HARDWARE, INFERÊNCIA, CONSUMO DE ENERGIA ELÉTRICA
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ABNT
BONATO, Vanderlei e BOUGANIS, Christos-Savvas. Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, v. 107, p. 1-12, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.asoc.2021.107316. Acesso em: 07 out. 2024.
APA
Bonato, V., & Bouganis, C. -S. (2021). Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, 107, 1-12. doi:10.1016/j.asoc.2021.107316
NLM
Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.[citado 2024 out. 07 ] Available from: https://doi.org/10.1016/j.asoc.2021.107316
Vancouver
Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.[citado 2024 out. 07 ] Available from: https://doi.org/10.1016/j.asoc.2021.107316
Artigo de periodico
Fast resource and timing aware design optimisation for high-level synthesis (2021)
Perina, André Bannwart ; Silitonga, Arthur ; Becker, Jürgen ; Bonato, Vanderlei
Source: IEEE Transactions on Computers. Unidade: ICMC
Subjects: HARDWARE, ANÁLISE DE DESEMPENHO
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ABNT
PERINA, André Bannwart et al. Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, v. 70, n. 12, p. 2070-2082, 2021Tradução . . Disponível em: https://doi.org/10.1109/TC.2021.3112260. Acesso em: 07 out. 2024.
APA
Perina, A. B., Silitonga, A., Becker, J., & Bonato, V. (2021). Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, 70( 12), 2070-2082. doi:10.1109/TC.2021.3112260
NLM
Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/TC.2021.3112260
Vancouver
Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/TC.2021.3112260
Artigo de periodico
Non-iterative SDC modulo scheduling for high-level synthesis (2021)
Rosa, Leandro de Souza ; Bouganis, Christos-Savvas ; Bonato, Vanderlei
Source: Microprocessors and Microsystems. Unidade: ICMC
Subjects: LAÇOS, HARDWARE, TEMPO
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ABNT
ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, v. 86, p. 1-13, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.micpro.2021.104334. Acesso em: 07 out. 2024.
APA
Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2021). Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, 86, 1-13. doi:10.1016/j.micpro.2021.104334
NLM
Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2024 out. 07 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334
Vancouver
Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2024 out. 07 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334
Trabalho de evento-resumo
Lina: timing-constrained high-level synthesis performance estimator for fast DSE (2019)
Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei
Source: Proceedings. Conference titles: International Conference on Field-Programmable Technology - ICFPT. Unidade: ICMC
Subjects: CIRCUITOS FPGA, BENCHMARKS
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ABNT
PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. Lina: timing-constrained high-level synthesis performance estimator for fast DSE. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICFPT47387.2019.00063. Acesso em: 07 out. 2024.
APA
Perina, A. B., Becker, J., & Bonato, V. (2019). Lina: timing-constrained high-level synthesis performance estimator for fast DSE. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICFPT47387.2019.00063
NLM
Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/ICFPT47387.2019.00063
Vancouver
Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/ICFPT47387.2019.00063
Trabalho de evento-resumo
ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis (2019)
Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei
Source: Proceedings. Conference titles: IEEE International Conference on Electronics, Circuits and Systems - ICECS. Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, HARDWARE, MICROPROGRAMAÇÃO
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ABNT
PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICECS46596.2019.8964669. Acesso em: 07 out. 2024.
APA
Perina, A. B., Becker, J., & Bonato, V. (2019). ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICECS46596.2019.8964669
NLM
Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669
Vancouver
Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669
Artigo de periodico
Scaling up modulo scheduling for high-level synthesis (2019)
Rosa, Leandro de Souza; Bouganis, Christos-Savvas; Bonato, Vanderlei
Source: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. Unidade: ICMC
Subjects: CIRCUITOS FPGA, ALGORITMOS GENÉTICOS, COMPUTAÇÃO RECONFIGURÁVEL, ALGORITMOS DE SCHEDULING, SCHEDULING
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, v. 38, n. 5, p. 912-925, 2019Tradução . . Disponível em: https://doi.org/10.1109/TCAD.2018.2834440. Acesso em: 07 out. 2024.
APA
Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2019). Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 38( 5), 912-925. doi:10.1109/TCAD.2018.2834440
NLM
Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/TCAD.2018.2834440
Vancouver
Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/TCAD.2018.2834440
Trabalho de evento
Mapping estimator for OpenCL heterogeneous accelerators (2018)
Perina, André Bannwart ; Bonato, Vanderlei
Source: Proceedings. Conference titles: International Conference on Field-Programmable Technology - FPT. Unidade: ICMC
Subjects: APRENDIZADO COMPUTACIONAL, EFICIÊNCIA ENERGÉTICA, ESTATÍSTICA COMPUTACIONAL
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PERINA, André Bannwart e BONATO, Vanderlei. Mapping estimator for OpenCL heterogeneous accelerators. 2018, Anais.. Piscataway: IEEE, 2018. Disponível em: https://doi.org/10.1109/FPT.2018.00057. Acesso em: 07 out. 2024.
APA
Perina, A. B., & Bonato, V. (2018). Mapping estimator for OpenCL heterogeneous accelerators. In Proceedings. Piscataway: IEEE. doi:10.1109/FPT.2018.00057
NLM
Perina AB, Bonato V. Mapping estimator for OpenCL heterogeneous accelerators [Internet]. Proceedings. 2018 ;[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/FPT.2018.00057
Vancouver
Perina AB, Bonato V. Mapping estimator for OpenCL heterogeneous accelerators [Internet]. Proceedings. 2018 ;[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/FPT.2018.00057
Trabalho de evento
Scaling up loop pipelining for high-level synthesis: a non-iterative approach (2018)
Rosa, Leandro de Souza ; Bonato, Vanderlei ; Bouganis, Christos-Savvas
Source: Proceedings. Conference titles: International Conference on Field-Programmable Technology - FPT. Unidade: ICMC
Subjects: HARDWARE, ANÁLISE DE DESEMPENHO
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROSA, Leandro de Souza e BONATO, Vanderlei e BOUGANIS, Christos-Savvas. Scaling up loop pipelining for high-level synthesis: a non-iterative approach. 2018, Anais.. Piscataway: IEEE, 2018. Disponível em: https://doi.org/10.1109/FPT.2018.00020. Acesso em: 07 out. 2024.
APA
Rosa, L. de S., Bonato, V., & Bouganis, C. -S. (2018). Scaling up loop pipelining for high-level synthesis: a non-iterative approach. In Proceedings. Piscataway: IEEE. doi:10.1109/FPT.2018.00020
NLM
Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/FPT.2018.00020
Vancouver
Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/FPT.2018.00020
Artigo de periodico
A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA (2018)
Rosa, Leandro de Souza; Dasu, Aravind; Diniz, Pedro C.; Bonato, Vanderlei
Source: Journal of Signal Processing Systems. Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, ROBÓTICA, COMPUTAÇÃO EVOLUTIVA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROSA, Leandro de Souza et al. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, v. 90, n. 3, p. 357-369, 2018Tradução . . Disponível em: https://doi.org/10.1007/s11265-017-1243-9. Acesso em: 07 out. 2024.
APA
Rosa, L. de S., Dasu, A., Diniz, P. C., & Bonato, V. (2018). A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, 90( 3), 357-369. doi:10.1007/s11265-017-1243-9
NLM
Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.[citado 2024 out. 07 ] Available from: https://doi.org/10.1007/s11265-017-1243-9
Vancouver
Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.[citado 2024 out. 07 ] Available from: https://doi.org/10.1007/s11265-017-1243-9
Trabalho de evento
Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes (2018)
Costa, Cláudio R; Rosa, Leandro de Souza; Bonato, Vanderlei
Source: Anais. Conference titles: Workshop em Computação Heterogênea - WCH. Unidade: ICMC
Subjects: MERCADO FINANCEIRO, SISTEMAS EMBUTIDOS, SOFTWARES, BOLSA DE VALORES
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
COSTA, Cláudio R e ROSA, Leandro de Souza e BONATO, Vanderlei. Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes. 2018, Anais.. Porto Alegre: SBC, 2018. Disponível em: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf. Acesso em: 07 out. 2024.
APA
Costa, C. R., Rosa, L. de S., & Bonato, V. (2018). Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes. In Anais. Porto Alegre: SBC. Recuperado de http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
NLM
Costa CR, Rosa L de S, Bonato V. Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes [Internet]. Anais. 2018 ;[citado 2024 out. 07 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
Vancouver
Costa CR, Rosa L de S, Bonato V. Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes [Internet]. Anais. 2018 ;[citado 2024 out. 07 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
Trabalho de evento
Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas (2018)
Santos, Rafael R; Bonato, Vanderlei
Source: Anais. Conference titles: Workshop em Computação Heterogênea - WCH. Unidade: ICMC
Subjects: ANÁLISE DE DESEMPENHO, REDES E COMUNICAÇÃO DE DADOS, SISTEMAS EMBUTIDOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SANTOS, Rafael R e BONATO, Vanderlei. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas. 2018, Anais.. Porto Alegre: SBC, 2018. Disponível em: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf. Acesso em: 07 out. 2024.
APA
Santos, R. R., & Bonato, V. (2018). Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas. In Anais. Porto Alegre: SBC. Recuperado de http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
NLM
Santos RR, Bonato V. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. Anais. 2018 ;[citado 2024 out. 07 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
Vancouver
Santos RR, Bonato V. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. Anais. 2018 ;[citado 2024 out. 07 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
Trabalho de evento-resumo
Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA (2017)
Perina, André Bannwart; Matias, Paulo; Lima, João Miguel Gago Pontes de Brito; Marques, Eduardo ; Bonato, Vanderlei
Source: Proceedings. Conference titles: Euromicro Conference on Digital System Design - DSD. Unidade: ICMC
Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PERINA, André Bannwart et al. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA. 2017, Anais.. Los Alamitos, CA: IEEE, 2017. Disponível em: https://doi.org/10.1109/DSD.2017.32. Acesso em: 07 out. 2024.
APA
Perina, A. B., Matias, P., Lima, J. M. G. P. de B., Marques, E., & Bonato, V. (2017). Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA. In Proceedings. Los Alamitos, CA: IEEE. doi:10.1109/DSD.2017.32
NLM
Perina AB, Matias P, Lima JMGP de B, Marques E, Bonato V. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA [Internet]. Proceedings. 2017 ;[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/DSD.2017.32
Vancouver
Perina AB, Matias P, Lima JMGP de B, Marques E, Bonato V. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA [Internet]. Proceedings. 2017 ;[citado 2024 out. 07 ] Available from: https://doi.org/10.1109/DSD.2017.32
Artigo de periodico-carta/editorial
Special issue on applied reconfigurable computing [Editorial] (2017)
Bouganis, Christos-Savvas; Gorgon, Marek; Bonato, Vanderlei
Source: Microprocessors and Microsystems. Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
BOUGANIS, Christos-Savvas e GORGON, Marek e BONATO, Vanderlei. Special issue on applied reconfigurable computing [Editorial]. Microprocessors and Microsystems. Amsterdam: Instituto de Ciências Matemáticas e de Computação, Universidade de São Paulo. Disponível em: https://doi.org/10.1016/j.micpro.2017.05.010. Acesso em: 07 out. 2024. , 2017
APA
Bouganis, C. -S., Gorgon, M., & Bonato, V. (2017). Special issue on applied reconfigurable computing [Editorial]. Microprocessors and Microsystems. Amsterdam: Instituto de Ciências Matemáticas e de Computação, Universidade de São Paulo. doi:10.1016/j.micpro.2017.05.010
NLM
Bouganis C-S, Gorgon M, Bonato V. Special issue on applied reconfigurable computing [Editorial] [Internet]. Microprocessors and Microsystems. 2017 ; 52 1.[citado 2024 out. 07 ] Available from: https://doi.org/10.1016/j.micpro.2017.05.010
Vancouver
Bouganis C-S, Gorgon M, Bonato V. Special issue on applied reconfigurable computing [Editorial] [Internet]. Microprocessors and Microsystems. 2017 ; 52 1.[citado 2024 out. 07 ] Available from: https://doi.org/10.1016/j.micpro.2017.05.010
Artigo de periodico
NovaCORE vFPGA: virtualização e reconfiguração instantânea (2017)
Perina, André Bannwart; Arantes, Jesimar da Silva; Bonato, Vanderlei
Source: Revista de Sistemas de Informação da FSMA. Unidade: ICMC
Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PERINA, André Bannwart e ARANTES, Jesimar da Silva e BONATO, Vanderlei. NovaCORE vFPGA: virtualização e reconfiguração instantânea. Revista de Sistemas de Informação da FSMA, n. 20, p. 38-45, 2017Tradução . . Disponível em: http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf. Acesso em: 07 out. 2024.
APA
Perina, A. B., Arantes, J. da S., & Bonato, V. (2017). NovaCORE vFPGA: virtualização e reconfiguração instantânea. Revista de Sistemas de Informação da FSMA, ( 20), 38-45. Recuperado de http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf
NLM
Perina AB, Arantes J da S, Bonato V. NovaCORE vFPGA: virtualização e reconfiguração instantânea [Internet]. Revista de Sistemas de Informação da FSMA. 2017 ;( 20): 38-45.[citado 2024 out. 07 ] Available from: http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf
Vancouver
Perina AB, Arantes J da S, Bonato V. NovaCORE vFPGA: virtualização e reconfiguração instantânea [Internet]. Revista de Sistemas de Informação da FSMA. 2017 ;( 20): 38-45.[citado 2024 out. 07 ] Available from: http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf
Monografia/livro-ed/org
Applied Reconfigurable Computing (2016)
Bonato, Vanderlei (Editor) ; Bouganis, Christos (Editor); Gorgon, Marek (Editor)
Conference titles: International Symposium Applied Reconfigurable Computing. Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA
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ABNT
Applied Reconfigurable Computing. . Cham: Springer International Publishing. Disponível em: https://doi.org/10.1007/978-3-319-30481-6. Acesso em: 07 out. 2024. , 2016
APA
Applied Reconfigurable Computing. (2016). Applied Reconfigurable Computing. Cham: Springer International Publishing. doi:10.1007/978-3-319-30481-6
NLM
Applied Reconfigurable Computing [Internet]. 2016 ;[citado 2024 out. 07 ] Available from: https://doi.org/10.1007/978-3-319-30481-6
Vancouver
Applied Reconfigurable Computing [Internet]. 2016 ;[citado 2024 out. 07 ] Available from: https://doi.org/10.1007/978-3-319-30481-6
Artigo de periodico
Design and analysis of evolutionary bit-length optimization algorithms for floating to fixed-point conversion (2016)
Rosa, L. S; Delbem, Alexandre Cláudio Botazzo ; Toledo, Claudio Fabiano Motta ; Bonato, Vanderlei
Source: Applied Soft Computing. Unidade: ICMC
Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROSA, L. S et al. Design and analysis of evolutionary bit-length optimization algorithms for floating to fixed-point conversion. Applied Soft Computing, v. 49, p. 447-461, 2016Tradução . . Disponível em: https://doi.org/10.1016/j.asoc.2016.08.035. Acesso em: 07 out. 2024.
APA
Rosa, L. S., Delbem, A. C. B., Toledo, C. F. M., & Bonato, V. (2016). Design and analysis of evolutionary bit-length optimization algorithms for floating to fixed-point conversion. Applied Soft Computing, 49, 447-461. doi:10.1016/j.asoc.2016.08.035
NLM
Rosa LS, Delbem ACB, Toledo CFM, Bonato V. Design and analysis of evolutionary bit-length optimization algorithms for floating to fixed-point conversion [Internet]. Applied Soft Computing. 2016 ; 49 447-461.[citado 2024 out. 07 ] Available from: https://doi.org/10.1016/j.asoc.2016.08.035
Vancouver
Rosa LS, Delbem ACB, Toledo CFM, Bonato V. Design and analysis of evolutionary bit-length optimization algorithms for floating to fixed-point conversion [Internet]. Applied Soft Computing. 2016 ; 49 447-461.[citado 2024 out. 07 ] Available from: https://doi.org/10.1016/j.asoc.2016.08.035
Artigo de periodico
Application-oriented cache memory configuration for energy efficiency in multi-cores (2015)
Silva, Bruno de Abreu; Cuminato, Lucas A; Delbem, Alexandre Cláudio Botazzo ; Diniz, Pedro C; Bonato, Vanderlei
Source: IET Computers and Digital Techniques. Unidade: ICMC
Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SILVA, Bruno de Abreu et al. Application-oriented cache memory configuration for energy efficiency in multi-cores. IET Computers and Digital Techniques, v. Fe 2015, n. 1, p. 73-81, 2015Tradução . . Disponível em: https://doi.org/10.1049/iet-cdt.2014.0091. Acesso em: 07 out. 2024.
APA
Silva, B. de A., Cuminato, L. A., Delbem, A. C. B., Diniz, P. C., & Bonato, V. (2015). Application-oriented cache memory configuration for energy efficiency in multi-cores. IET Computers and Digital Techniques, Fe 2015( 1), 73-81. doi:10.1049/iet-cdt.2014.0091
NLM
Silva B de A, Cuminato LA, Delbem ACB, Diniz PC, Bonato V. Application-oriented cache memory configuration for energy efficiency in multi-cores [Internet]. IET Computers and Digital Techniques. 2015 ; Fe 2015( 1): 73-81.[citado 2024 out. 07 ] Available from: https://doi.org/10.1049/iet-cdt.2014.0091
Vancouver
Silva B de A, Cuminato LA, Delbem ACB, Diniz PC, Bonato V. Application-oriented cache memory configuration for energy efficiency in multi-cores [Internet]. IET Computers and Digital Techniques. 2015 ; Fe 2015( 1): 73-81.[citado 2024 out. 07 ] Available from: https://doi.org/10.1049/iet-cdt.2014.0091

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