Fast resource and timing aware design optimisation for high-level synthesis (2021)
- Authors:
- USP affiliated authors: BONATO, VANDERLEI - ICMC ; PERINA, ANDRE BANNWART - ICMC
- Unidade: ICMC
- DOI: 10.1109/TC.2021.3112260
- Subjects: HARDWARE; ANÁLISE DE DESEMPENHO
- Keywords: Reconfigurable Hardware; High-Level Synthesis; Design Space Exploration
- Agências de fomento:
- Language: Inglês
- Imprenta:
- Publisher place: Piscataway
- Date published: 2021
- Source:
- Título: IEEE Transactions on Computers
- ISSN: 0018-9340
- Volume/Número/Paginação/Ano: v. 70, n. 12, p. 2070-2082, 2021
- Este periódico é de assinatura
- Este artigo é de acesso aberto
- URL de acesso aberto
- Cor do Acesso Aberto: bronze
- Licença: publisher-specific-oa
-
ABNT
PERINA, André Bannwart et al. Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, v. 70, n. 12, p. 2070-2082, 2021Tradução . . Disponível em: https://doi.org/10.1109/TC.2021.3112260. Acesso em: 10 jan. 2026. -
APA
Perina, A. B., Silitonga, A., Becker, J., & Bonato, V. (2021). Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, 70( 12), 2070-2082. doi:10.1109/TC.2021.3112260 -
NLM
Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2026 jan. 10 ] Available from: https://doi.org/10.1109/TC.2021.3112260 -
Vancouver
Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2026 jan. 10 ] Available from: https://doi.org/10.1109/TC.2021.3112260 - Memory aware design optimisation for high-level synthesis
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Informações sobre o DOI: 10.1109/TC.2021.3112260 (Fonte: oaDOI API)
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