Non-iterative SDC modulo scheduling for high-level synthesis (2021)
- Authors:
- Autor USP: BONATO, VANDERLEI - ICMC
- Unidade: ICMC
- DOI: 10.1016/j.micpro.2021.104334
- Subjects: LAÇOS; HARDWARE; TEMPO
- Keywords: High-level synthesis; Loop pipelining; Scalability; Scheduling
- Agências de fomento:
- Language: Inglês
- Imprenta:
- Source:
- Título: Microprocessors and Microsystems
- ISSN: 0141-9331
- Volume/Número/Paginação/Ano: v. 86, p. 1-13, 2021
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- Este artigo possui versão em acesso aberto
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- Versão: publishedVersion
- Evidência: deprecated
- Status do Acesso Aberto: bronze
-
ABNT
ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, v. 86, p. 1-13, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.micpro.2021.104334. Acesso em: 10 mar. 2026. -
APA
Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2021). Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, 86, 1-13. doi:10.1016/j.micpro.2021.104334 -
NLM
Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2026 mar. 10 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334 -
Vancouver
Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2026 mar. 10 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334 - Designing FPGA-based embedded systems with MARTE: a PIM to PSM converter
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