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  • Source: Applied Soft Computing Journal. Unidade: ICMC

    Subjects: HARDWARE, INFERÊNCIA, CONSUMO DE ENERGIA ELÉTRICA

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    • ABNT

      BONATO, Vanderlei; BOUGANIS, Christos-Savvas. Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, Amsterdam, v. 107, p. 1-12, 2021. Disponível em: < https://doi.org/10.1016/j.asoc.2021.107316 > DOI: 10.1016/j.asoc.2021.107316.
    • APA

      Bonato, V., & Bouganis, C. -S. (2021). Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, 107, 1-12. doi:10.1016/j.asoc.2021.107316
    • NLM

      Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.Available from: https://doi.org/10.1016/j.asoc.2021.107316
    • Vancouver

      Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.Available from: https://doi.org/10.1016/j.asoc.2021.107316
  • Source: IEEE Transactions on Computers. Unidade: ICMC

    Subjects: HARDWARE, ANÁLISE DE DESEMPENHO

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    • ABNT

      PERINA, André Bannwart; SILITONGA, Arthur; BECKER, Jürgen; BONATO, Vanderlei. Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, Piscataway, 2021. Disponível em: < https://doi.org/10.1109/TC.2021.3112260 > DOI: 10.1109/TC.2021.3112260.
    • APA

      Perina, A. B., Silitonga, A., Becker, J., & Bonato, V. (2021). Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers. doi:10.1109/TC.2021.3112260
    • NLM

      Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ;Available from: https://doi.org/10.1109/TC.2021.3112260
    • Vancouver

      Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ;Available from: https://doi.org/10.1109/TC.2021.3112260
  • Source: Microprocessors and Microsystems. Unidade: ICMC

    Subjects: LAÇOS, HARDWARE, TEMPO

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    • ABNT

      ROSA, Leandro de Souza; BOUGANIS, Christos-Savvas; BONATO, Vanderlei. Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, Amsterdam, v. 86, p. 1-13, 2021. Disponível em: < https://doi.org/10.1016/j.micpro.2021.104334 > DOI: 10.1016/j.micpro.2021.104334.
    • APA

      Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2021). Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, 86, 1-13. doi:10.1016/j.micpro.2021.104334
    • NLM

      Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.Available from: https://doi.org/10.1016/j.micpro.2021.104334
    • Vancouver

      Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.Available from: https://doi.org/10.1016/j.micpro.2021.104334
  • Unidade: ICMC

    Subjects: CIRCUITOS FPGA, HARDWARE, COMPUTAÇÃO RECONFIGURÁVEL

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    • ABNT

      ROSA, Leandro de Souza; BONATO, Vanderlei. Fast Code Exploration for Pipeline Processing in FPGA Accelerators. 2019.Universidade de São Paulo, São Carlos, 2019. Disponível em: < http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/ >.
    • APA

      Rosa, L. de S., & Bonato, V. (2019). Fast Code Exploration for Pipeline Processing in FPGA Accelerators. Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
    • NLM

      Rosa L de S, Bonato V. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
    • Vancouver

      Rosa L de S, Bonato V. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
  • Source: Proceedings. Conference titles: International Conference on Field-Programmable Technology - ICFPT. Unidade: ICMC

    Subjects: CIRCUITOS FPGA, BENCHMARKS

    Disponível em 2022-03-01Acesso à fonteDOIHow to cite
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    • ABNT

      PERINA, André Bannwart; BECKER, Jürgen; BONATO, Vanderlei. Lina: timing-constrained high-level synthesis performance estimator for fast DSE. Anais.. Los Alamitos: IEEE, 2019.Disponível em: DOI: 10.1109/ICFPT47387.2019.00063.
    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2019). Lina: timing-constrained high-level synthesis performance estimator for fast DSE. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICFPT47387.2019.00063
    • NLM

      Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;Available from: https://doi.org/10.1109/ICFPT47387.2019.00063
    • Vancouver

      Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;Available from: https://doi.org/10.1109/ICFPT47387.2019.00063
  • Source: Proceedings. Conference titles: IEEE International Conference on Electronics, Circuits and Systems - ICECS. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, HARDWARE, MICROPROGRAMAÇÃO

    Disponível em 2022-02-01Acesso à fonteDOIHow to cite
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    • ABNT

      PERINA, André Bannwart; BECKER, Jürgen; BONATO, Vanderlei. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. Anais.. Los Alamitos: IEEE, 2019.Disponível em: DOI: 10.1109/ICECS46596.2019.8964669.
    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2019). ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICECS46596.2019.8964669
    • NLM

      Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;Available from: https://doi.org/10.1109/ICECS46596.2019.8964669
    • Vancouver

      Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;Available from: https://doi.org/10.1109/ICECS46596.2019.8964669
  • Source: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. Unidade: ICMC

    Subjects: CIRCUITOS FPGA, ALGORITMOS GENÉTICOS, COMPUTAÇÃO RECONFIGURÁVEL, ALGORITMOS DE SCHEDULING, SCHEDULING

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    • ABNT

      ROSA, Leandro de Souza; BOUGANIS, Christos-Savvas; BONATO, Vanderlei. Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Los Alamitos, CA, v. 38, n. 5, p. 912-925, 2019. Disponível em: < http://dx.doi.org/10.1109/TCAD.2018.2834440 > DOI: 10.1109/TCAD.2018.2834440.
    • APA

      Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2019). Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 38( 5), 912-925. doi:10.1109/TCAD.2018.2834440
    • NLM

      Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.Available from: http://dx.doi.org/10.1109/TCAD.2018.2834440
    • Vancouver

      Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.Available from: http://dx.doi.org/10.1109/TCAD.2018.2834440
  • Source: Proceedings. Conference titles: International Conference on Field-Programmable Technology - FPT. Unidade: ICMC

    Subjects: APRENDIZADO COMPUTACIONAL, EFICIÊNCIA ENERGÉTICA, ESTATÍSTICA COMPUTACIONAL

    Versão AceitaAcesso à fonteDOIHow to cite
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    • ABNT

      PERINA, André Bannwart; BONATO, Vanderlei. Mapping estimator for OpenCL heterogeneous accelerators. Anais.. Piscataway: IEEE, 2018.Disponível em: DOI: 10.1109/FPT.2018.00057.
    • APA

      Perina, A. B., & Bonato, V. (2018). Mapping estimator for OpenCL heterogeneous accelerators. In Proceedings. Piscataway: IEEE. doi:10.1109/FPT.2018.00057
    • NLM

      Perina AB, Bonato V. Mapping estimator for OpenCL heterogeneous accelerators [Internet]. Proceedings. 2018 ;Available from: http://dx.doi.org/10.1109/FPT.2018.00057
    • Vancouver

      Perina AB, Bonato V. Mapping estimator for OpenCL heterogeneous accelerators [Internet]. Proceedings. 2018 ;Available from: http://dx.doi.org/10.1109/FPT.2018.00057
  • Source: Anais. Conference titles: Workshop em Computação Heterogênea - WCH. Unidade: ICMC

    Subjects: MERCADO FINANCEIRO, SISTEMAS EMBUTIDOS, SOFTWARES, BOLSA DE VALORES

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    • ABNT

      COSTA, Cláudio R; ROSA, Leandro de Souza; BONATO, Vanderlei. Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes. Anais.. Porto Alegre: SBC, 2018.Disponível em: .
    • APA

      Costa, C. R., Rosa, L. de S., & Bonato, V. (2018). Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes. In Anais. Porto Alegre: SBC. Recuperado de http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
    • NLM

      Costa CR, Rosa L de S, Bonato V. Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes [Internet]. Anais. 2018 ;Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
    • Vancouver

      Costa CR, Rosa L de S, Bonato V. Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes [Internet]. Anais. 2018 ;Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
  • Source: Anais. Conference titles: Workshop em Computação Heterogênea - WCH. Unidade: ICMC

    Subjects: ANÁLISE DE DESEMPENHO, REDES E COMUNICAÇÃO DE DADOS, SISTEMAS EMBUTIDOS

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    • ABNT

      SANTOS, Rafael R; BONATO, Vanderlei. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas. Anais.. Porto Alegre: SBC, 2018.Disponível em: .
    • APA

      Santos, R. R., & Bonato, V. (2018). Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas. In Anais. Porto Alegre: SBC. Recuperado de http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
    • NLM

      Santos RR, Bonato V. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. Anais. 2018 ;Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
    • Vancouver

      Santos RR, Bonato V. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. Anais. 2018 ;Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
  • Source: Proceedings. Conference titles: International Conference on Field-Programmable Technology - FPT. Unidade: ICMC

    Subjects: HARDWARE, ANÁLISE DE DESEMPENHO

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    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      ROSA, Leandro de Souza; BONATO, Vanderlei; BOUGANIS, Christos-Savvas. Scaling up loop pipelining for high-level synthesis: a non-iterative approach. Anais.. Piscataway: IEEE, 2018.Disponível em: DOI: 10.1109/FPT.2018.00020.
    • APA

      Rosa, L. de S., Bonato, V., & Bouganis, C. -S. (2018). Scaling up loop pipelining for high-level synthesis: a non-iterative approach. In Proceedings. Piscataway: IEEE. doi:10.1109/FPT.2018.00020
    • NLM

      Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;Available from: http://dx.doi.org/10.1109/FPT.2018.00020
    • Vancouver

      Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;Available from: http://dx.doi.org/10.1109/FPT.2018.00020
  • Source: Journal of Signal Processing Systems. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, ROBÓTICA, COMPUTAÇÃO EVOLUTIVA

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    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      ROSA, Leandro de Souza; DASU, Aravind; DINIZ, Pedro C.; BONATO, Vanderlei. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, The Netherlands, v. 90, n. 3, p. 357-369, 2018. Disponível em: < http://dx.doi.org/10.1007/s11265-017-1243-9 > DOI: 10.1007/s11265-017-1243-9.
    • APA

      Rosa, L. de S., Dasu, A., Diniz, P. C., & Bonato, V. (2018). A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, 90( 3), 357-369. doi:10.1007/s11265-017-1243-9
    • NLM

      Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.Available from: http://dx.doi.org/10.1007/s11265-017-1243-9
    • Vancouver

      Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.Available from: http://dx.doi.org/10.1007/s11265-017-1243-9
  • Unidade: ICMC

    Subjects: ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES, COMPUTAÇÃO RECONFIGURÁVEL, FRAMEWORKS

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    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      SANTOS, Rafael Ribeiro dos; BONATO, Vanderlei. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas. 2018.Universidade de São Paulo, São Carlos, 2018. Disponível em: < http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/ >.
    • APA

      Santos, R. R. dos, & Bonato, V. (2018). Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas. Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/
    • NLM

      Santos RR dos, Bonato V. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. 2018 ;Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/
    • Vancouver

      Santos RR dos, Bonato V. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. 2018 ;Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/
  • Source: Proceedings. Conference titles: Euromicro Conference on Digital System Design - DSD. Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

    Acesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      PERINA, André Bannwart; MATIAS, Paulo; LIMA, João Miguel Gago Pontes de Brito; MARQUES, Eduardo; BONATO, Vanderlei. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA. Anais.. Los Alamitos, CA: IEEE, 2017.Disponível em: DOI: 10.1109/DSD.2017.32.
    • APA

      Perina, A. B., Matias, P., Lima, J. M. G. P. de B., Marques, E., & Bonato, V. (2017). Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA. In Proceedings. Los Alamitos, CA: IEEE. doi:10.1109/DSD.2017.32
    • NLM

      Perina AB, Matias P, Lima JMGP de B, Marques E, Bonato V. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA [Internet]. Proceedings. 2017 ;Available from: http://dx.doi.org/10.1109/DSD.2017.32
    • Vancouver

      Perina AB, Matias P, Lima JMGP de B, Marques E, Bonato V. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA [Internet]. Proceedings. 2017 ;Available from: http://dx.doi.org/10.1109/DSD.2017.32
  • Source: Revista de Sistemas de Informação da FSMA. Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      PERINA, André Bannwart; ARANTES, Jesimar da Silva; BONATO, Vanderlei. NovaCORE vFPGA: virtualização e reconfiguração instantânea. Revista de Sistemas de Informação da FSMA, Macaé, RJ, n. 20, p. 38-45, 2017. Disponível em: < http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf >.
    • APA

      Perina, A. B., Arantes, J. da S., & Bonato, V. (2017). NovaCORE vFPGA: virtualização e reconfiguração instantânea. Revista de Sistemas de Informação da FSMA, ( 20), 38-45. Recuperado de http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf
    • NLM

      Perina AB, Arantes J da S, Bonato V. NovaCORE vFPGA: virtualização e reconfiguração instantânea [Internet]. Revista de Sistemas de Informação da FSMA. 2017 ;( 20): 38-45.Available from: http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf
    • Vancouver

      Perina AB, Arantes J da S, Bonato V. NovaCORE vFPGA: virtualização e reconfiguração instantânea [Internet]. Revista de Sistemas de Informação da FSMA. 2017 ;( 20): 38-45.Available from: http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf
  • Source: Microprocessors and Microsystems. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

    Acesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      BOUGANIS, Christos-Savvas; GORGON, Marek; BONATO, Vanderlei. Special issue on applied reconfigurable computing [Editorial]. Microprocessors and Microsystems[S.l: s.n.], 2017.Disponível em: DOI: 10.1016/j.micpro.2017.05.010.
    • APA

      Bouganis, C. -S., Gorgon, M., & Bonato, V. (2017). Special issue on applied reconfigurable computing [Editorial]. Microprocessors and Microsystems. Amsterdam. doi:10.1016/j.micpro.2017.05.010
    • NLM

      Bouganis C-S, Gorgon M, Bonato V. Special issue on applied reconfigurable computing [Editorial] [Internet]. Microprocessors and Microsystems. 2017 ; 52 1.Available from: http://dx.doi.org/10.1016/j.micpro.2017.05.010
    • Vancouver

      Bouganis C-S, Gorgon M, Bonato V. Special issue on applied reconfigurable computing [Editorial] [Internet]. Microprocessors and Microsystems. 2017 ; 52 1.Available from: http://dx.doi.org/10.1016/j.micpro.2017.05.010
  • Unidade: EESC

    Subjects: CIRCUITOS FPGA, HARDWARE, REDES DE DISTRIBUIÇÃO DE ENERGIA ELÉTRICA

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    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      GOIS, Marcilyanne Moreira; LONDON JUNIOR, João Bosco Augusto; BONATO, Vanderlei. Redução de perdas em sistemas de distribuição por reconfiguração de redes utilizando aceleradores de hardware. 2017.Universidade de São Paulo, São Carlos, 2017. Disponível em: < http://www.teses.usp.br/teses/disponiveis/18/18154/tde-23052018-084132/pt-br.php >.
    • APA

      Gois, M. M., London Junior, J. B. A., & Bonato, V. (2017). Redução de perdas em sistemas de distribuição por reconfiguração de redes utilizando aceleradores de hardware. Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/18/18154/tde-23052018-084132/pt-br.php
    • NLM

      Gois MM, London Junior JBA, Bonato V. Redução de perdas em sistemas de distribuição por reconfiguração de redes utilizando aceleradores de hardware [Internet]. 2017 ;Available from: http://www.teses.usp.br/teses/disponiveis/18/18154/tde-23052018-084132/pt-br.php
    • Vancouver

      Gois MM, London Junior JBA, Bonato V. Redução de perdas em sistemas de distribuição por reconfiguração de redes utilizando aceleradores de hardware [Internet]. 2017 ;Available from: http://www.teses.usp.br/teses/disponiveis/18/18154/tde-23052018-084132/pt-br.php
  • Conference titles: International Symposium Applied Reconfigurable Computing. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

    Acesso à fonteDOIHow to cite
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    • ABNT

      BONATO, Vanderlei; BOUGANIS, Christos; GORGON, Marek. Applied Reconfigurable Computing. [S.l: s.n.], 2016.Disponível em: DOI: 10.1007/978-3-319-30481-6.
    • APA

      Bonato, V., Bouganis, C., & Gorgon, M. (2016). Applied Reconfigurable Computing. Cham: Springer International Publishing. doi:10.1007/978-3-319-30481-6
    • NLM

      Bonato V, Bouganis C, Gorgon M. Applied Reconfigurable Computing [Internet]. 2016 ;Available from: http://dx.doi.org/10.1007/978-3-319-30481-6
    • Vancouver

      Bonato V, Bouganis C, Gorgon M. Applied Reconfigurable Computing [Internet]. 2016 ;Available from: http://dx.doi.org/10.1007/978-3-319-30481-6
  • Unidade: ICMC

    Subjects: ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES, CIRCUITOS FPGA, SISTEMAS EMBUTIDOS, MINERAÇÃO DE DADOS, CONSUMO DE ENERGIA ELÉTRICA

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    • ABNT

      SILVA, Bruno de Abreu; BONATO, Vanderlei. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA. 2016.Universidade de São Paulo, São Carlos, 2016. Disponível em: < http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/ >.
    • APA

      Silva, B. de A., & Bonato, V. (2016). Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA. Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
    • NLM

      Silva B de A, Bonato V. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA [Internet]. 2016 ;Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
    • Vancouver

      Silva B de A, Bonato V. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA [Internet]. 2016 ;Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
  • Source: Applied Soft Computing. Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

    Acesso à fonteDOIHow to cite
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    • ABNT

      ROSA, L. S; DELBEM, Alexandre Claudio Botazzo; TOLEDO, Claudio Fabiano Motta; BONATO, Vanderlei. Design and analysis of evolutionary bit-length optimization algorithms for floating to fixed-point conversion. Applied Soft Computing, Amsterdam, Netherlands, v. 49, p. 447-461, 2016. Disponível em: < http://dx.doi.org/10.1016/j.asoc.2016.08.035 > DOI: 10.1016/j.asoc.2016.08.035.
    • APA

      Rosa, L. S., Delbem, A. C. B., Toledo, C. F. M., & Bonato, V. (2016). Design and analysis of evolutionary bit-length optimization algorithms for floating to fixed-point conversion. Applied Soft Computing, 49, 447-461. doi:10.1016/j.asoc.2016.08.035
    • NLM

      Rosa LS, Delbem ACB, Toledo CFM, Bonato V. Design and analysis of evolutionary bit-length optimization algorithms for floating to fixed-point conversion [Internet]. Applied Soft Computing. 2016 ; 49 447-461.Available from: http://dx.doi.org/10.1016/j.asoc.2016.08.035
    • Vancouver

      Rosa LS, Delbem ACB, Toledo CFM, Bonato V. Design and analysis of evolutionary bit-length optimization algorithms for floating to fixed-point conversion [Internet]. Applied Soft Computing. 2016 ; 49 447-461.Available from: http://dx.doi.org/10.1016/j.asoc.2016.08.035

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