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  • Trabalho de evento-anais periodico

    Dynamic function exchange in FPGA to redefine RISC-V multicore architectures at runtime (2025)

    Alves, Téo Sobrino ; Bonato, Vanderlei

    Source: Lecture Notes in Computer Science - LNCS. Conference titles: International Symposium on Applied Reconfigurable Computing - ARC. Unidade: ICMC

    Subjects: ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES, HARDWARE

    PrivadoAcesso à fonteDOIHow to cite
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    • ABNT

      ALVES, Téo Sobrino e BONATO, Vanderlei. Dynamic function exchange in FPGA to redefine RISC-V multicore architectures at runtime. Lecture Notes in Computer Science - LNCS. Cham: Instituto de Ciências Matemáticas e de Computação, Universidade de São Paulo. Disponível em: https://doi.org/10.1007/978-3-031-87995-1_14. Acesso em: 23 maio 2025. , 2025

    • APA

      Alves, T. S., & Bonato, V. (2025). Dynamic function exchange in FPGA to redefine RISC-V multicore architectures at runtime. Lecture Notes in Computer Science - LNCS. Cham: Instituto de Ciências Matemáticas e de Computação, Universidade de São Paulo. doi:10.1007/978-3-031-87995-1_14

    • NLM

      Alves TS, Bonato V. Dynamic function exchange in FPGA to redefine RISC-V multicore architectures at runtime [Internet]. Lecture Notes in Computer Science - LNCS. 2025 ; 15594 233-243.[citado 2025 maio 23 ] Available from: https://doi.org/10.1007/978-3-031-87995-1_14

    • Vancouver

      Alves TS, Bonato V. Dynamic function exchange in FPGA to redefine RISC-V multicore architectures at runtime [Internet]. Lecture Notes in Computer Science - LNCS. 2025 ; 15594 233-243.[citado 2025 maio 23 ] Available from: https://doi.org/10.1007/978-3-031-87995-1_14

  • Artigo de periodico

    Memory aware design optimisation for high-level synthesis (2024)

    Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei

    Source: Journal of Signal Processing Systems. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, ARQUITETURA DE SOFTWARE

    Disponível em 2026-01-01Acesso à fonteDOIHow to cite
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    • ABNT

      PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. Memory aware design optimisation for high-level synthesis. Journal of Signal Processing Systems, v. No 2024, n. 11, p. 651-671, 2024Tradução . . Disponível em: https://doi.org/10.1007/s11265-024-01938-3. Acesso em: 23 maio 2025.

    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2024). Memory aware design optimisation for high-level synthesis. Journal of Signal Processing Systems, No 2024( 11), 651-671. doi:10.1007/s11265-024-01938-3

    • NLM

      Perina AB, Becker J, Bonato V. Memory aware design optimisation for high-level synthesis [Internet]. Journal of Signal Processing Systems. 2024 ; No 2024( 11): 651-671.[citado 2025 maio 23 ] Available from: https://doi.org/10.1007/s11265-024-01938-3

    • Vancouver

      Perina AB, Becker J, Bonato V. Memory aware design optimisation for high-level synthesis [Internet]. Journal of Signal Processing Systems. 2024 ; No 2024( 11): 651-671.[citado 2025 maio 23 ] Available from: https://doi.org/10.1007/s11265-024-01938-3

  • Trabalho de evento-anais periodico

    Integrating multi-FPGA acceleration to OpenMP distributed computing (2024)

    Rosso, Pedro Henrique ; Petrica, Lucian ; Lisa, Nusrat Jahan ; Pereira, Márcio ; Rigo, Sandro ; Yviquel, Hervé ; Bonato, Vanderlei ; Francesquini, Emilio ; Araujo, Guido

    Source: Lecture Notes in Computer Science - LNCS. Conference titles: International Workshop on OpenMP - IWOMP. Unidade: ICMC

    Subjects: COMPUTAÇÃO APLICADA, CLUSTERS, BENCHMARKS

    PrivadoAcesso à fonteDOIHow to cite
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    • ABNT

      ROSSO, Pedro Henrique et al. Integrating multi-FPGA acceleration to OpenMP distributed computing. Lecture Notes in Computer Science - LNCS. Cham: Instituto de Ciências Matemáticas e de Computação, Universidade de São Paulo. Disponível em: https://doi.org/10.1007/978-3-031-72567-8_4. Acesso em: 23 maio 2025. , 2024

    • APA

      Rosso, P. H., Petrica, L., Lisa, N. J., Pereira, M., Rigo, S., Yviquel, H., et al. (2024). Integrating multi-FPGA acceleration to OpenMP distributed computing. Lecture Notes in Computer Science - LNCS. Cham: Instituto de Ciências Matemáticas e de Computação, Universidade de São Paulo. doi:10.1007/978-3-031-72567-8_4

    • NLM

      Rosso PH, Petrica L, Lisa NJ, Pereira M, Rigo S, Yviquel H, Bonato V, Francesquini E, Araujo G. Integrating multi-FPGA acceleration to OpenMP distributed computing [Internet]. Lecture Notes in Computer Science - LNCS. 2024 ; 15195 49-63.[citado 2025 maio 23 ] Available from: https://doi.org/10.1007/978-3-031-72567-8_4

    • Vancouver

      Rosso PH, Petrica L, Lisa NJ, Pereira M, Rigo S, Yviquel H, Bonato V, Francesquini E, Araujo G. Integrating multi-FPGA acceleration to OpenMP distributed computing [Internet]. Lecture Notes in Computer Science - LNCS. 2024 ; 15195 49-63.[citado 2025 maio 23 ] Available from: https://doi.org/10.1007/978-3-031-72567-8_4

  • Artigo de periodico

    A FAST hardware decoder optimized for template features to obtain order book Data in low latency (2023)

    Oliveira, Caio C. S ; Bonato, Vanderlei

    Source: Journal of Signal Processing Systems. Unidades: ICMC, EESC

    Subjects: HARDWARE, ANÁLISE DE DADOS

    Versão PublicadaAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      OLIVEIRA, Caio C. S e BONATO, Vanderlei. A FAST hardware decoder optimized for template features to obtain order book Data in low latency. Journal of Signal Processing Systems, v. 95, p. 559-567, 2023Tradução . . Disponível em: https://doi.org/10.1007/s11265-023-01850-2. Acesso em: 23 maio 2025.

    • APA

      Oliveira, C. C. S., & Bonato, V. (2023). A FAST hardware decoder optimized for template features to obtain order book Data in low latency. Journal of Signal Processing Systems, 95, 559-567. doi:10.1007/s11265-023-01850-2

    • NLM

      Oliveira CCS, Bonato V. A FAST hardware decoder optimized for template features to obtain order book Data in low latency [Internet]. Journal of Signal Processing Systems. 2023 ; 95 559-567.[citado 2025 maio 23 ] Available from: https://doi.org/10.1007/s11265-023-01850-2

    • Vancouver

      Oliveira CCS, Bonato V. A FAST hardware decoder optimized for template features to obtain order book Data in low latency [Internet]. Journal of Signal Processing Systems. 2023 ; 95 559-567.[citado 2025 maio 23 ] Available from: https://doi.org/10.1007/s11265-023-01850-2

  • Trabalho de evento

    Predicting Elliott Flat and Zigzag internal shapes by statistical learning on Fibonacci ratios (2023)

    Santos, Rafael Ribeiro dos ; Bonato, Vanderlei ; Silva, Geraldo Nunes

    Source: Proceedings. Conference titles: International Conference on Computational Science and Computational Intelligence - CSCI. Unidade: ICMC

    Subjects: ANÁLISE DE SÉRIES TEMPORAIS, PREDIÇÃO, NÚMEROS DE FIBONACCI

    PrivadoAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      SANTOS, Rafael Ribeiro dos e BONATO, Vanderlei e SILVA, Geraldo Nunes. Predicting Elliott Flat and Zigzag internal shapes by statistical learning on Fibonacci ratios. 2023, Anais.. Piscataway: IEEE, 2023. Disponível em: https://doi.org/10.1109/CSCI62032.2023.00060. Acesso em: 23 maio 2025.

    • APA

      Santos, R. R. dos, Bonato, V., & Silva, G. N. (2023). Predicting Elliott Flat and Zigzag internal shapes by statistical learning on Fibonacci ratios. In Proceedings. Piscataway: IEEE. doi:10.1109/CSCI62032.2023.00060

    • NLM

      Santos RR dos, Bonato V, Silva GN. Predicting Elliott Flat and Zigzag internal shapes by statistical learning on Fibonacci ratios [Internet]. Proceedings. 2023 ;[citado 2025 maio 23 ] Available from: https://doi.org/10.1109/CSCI62032.2023.00060

    • Vancouver

      Santos RR dos, Bonato V, Silva GN. Predicting Elliott Flat and Zigzag internal shapes by statistical learning on Fibonacci ratios [Internet]. Proceedings. 2023 ;[citado 2025 maio 23 ] Available from: https://doi.org/10.1109/CSCI62032.2023.00060

  • Tese (Doutorado)

    Lina: a fast design optimisation tool for software-based FPGA programming (2022)

    Perina, Andre Bannwart; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Subjects: CIRCUITOS FPGA, ARQUITETURA DE SOFTWARE, C++ (LINGUAGEM DE PROGRAMAÇÃO), C (LINGUAGEM DE PROGRAMAÇÃO), MONTADORES E COMPILADORES

    Acesso à fonteAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      PERINA, Andre Bannwart. Lina: a fast design optimisation tool for software-based FPGA programming. 2022. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/. Acesso em: 23 maio 2025.

    • APA

      Perina, A. B. (2022). Lina: a fast design optimisation tool for software-based FPGA programming (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/

    • NLM

      Perina AB. Lina: a fast design optimisation tool for software-based FPGA programming [Internet]. 2022 ;[citado 2025 maio 23 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/

    • Vancouver

      Perina AB. Lina: a fast design optimisation tool for software-based FPGA programming [Internet]. 2022 ;[citado 2025 maio 23 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/

  • Artigo de periodico

    Order book mid-price movement inference by CatBoost classifier from convolutional feature maps (2022)

    Bileki, Guilherme Augusto ; Barboza, Flavio Luiz de Moraes ; Silva, Luis Henrique Claudino ; Bonato, Vanderlei

    Source: Applied Soft Computing. Unidade: ICMC

    Subjects: APRENDIZADO COMPUTACIONAL, REDES NEURAIS, BOLSA DE VALORES, PREÇO DE AÇÕES

    PrivadoAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      BILEKI, Guilherme Augusto et al. Order book mid-price movement inference by CatBoost classifier from convolutional feature maps. Applied Soft Computing, v. 116, p. 1-13, 2022Tradução . . Disponível em: https://doi.org/10.1016/j.asoc.2021.108274. Acesso em: 23 maio 2025.

    • APA

      Bileki, G. A., Barboza, F. L. de M., Silva, L. H. C., & Bonato, V. (2022). Order book mid-price movement inference by CatBoost classifier from convolutional feature maps. Applied Soft Computing, 116, 1-13. doi:10.1016/j.asoc.2021.108274

    • NLM

      Bileki GA, Barboza FL de M, Silva LHC, Bonato V. Order book mid-price movement inference by CatBoost classifier from convolutional feature maps [Internet]. Applied Soft Computing. 2022 ; 116 1-13.[citado 2025 maio 23 ] Available from: https://doi.org/10.1016/j.asoc.2021.108274

    • Vancouver

      Bileki GA, Barboza FL de M, Silva LHC, Bonato V. Order book mid-price movement inference by CatBoost classifier from convolutional feature maps [Internet]. Applied Soft Computing. 2022 ; 116 1-13.[citado 2025 maio 23 ] Available from: https://doi.org/10.1016/j.asoc.2021.108274

  • Dissertação (Mestrado)

    A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (2022)

    Oliveira, Caio César Soares; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Subjects: ANÁLISE DE DADOS, TEMPO-REAL, CIRCUITOS FPGA, PROCESSAMENTO DE DADOS, SOFTWARES

    Acesso à fonteAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      OLIVEIRA, Caio César Soares. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency. 2022. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/. Acesso em: 23 maio 2025.

    • APA

      Oliveira, C. C. S. (2022). A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/

    • NLM

      Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2025 maio 23 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/

    • Vancouver

      Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2025 maio 23 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/

  • Dissertação (Mestrado)

    Aplicação do processo de Hawkes multivariado para prever o movimento do preço médio de livro de ofertas (2021)

    Silva, Luis Henrique Claudino; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Subjects: MERCADO FINANCEIRO, PREVISÃO (ANÁLISE DE SÉRIES TEMPORAIS), NEGOCIAÇÃO

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      SILVA, Luis Henrique Claudino. Aplicação do processo de Hawkes multivariado para prever o movimento do preço médio de livro de ofertas. 2021. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2021. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122021-151059/. Acesso em: 23 maio 2025.

    • APA

      Silva, L. H. C. (2021). Aplicação do processo de Hawkes multivariado para prever o movimento do preço médio de livro de ofertas (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122021-151059/

    • NLM

      Silva LHC. Aplicação do processo de Hawkes multivariado para prever o movimento do preço médio de livro de ofertas [Internet]. 2021 ;[citado 2025 maio 23 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122021-151059/

    • Vancouver

      Silva LHC. Aplicação do processo de Hawkes multivariado para prever o movimento do preço médio de livro de ofertas [Internet]. 2021 ;[citado 2025 maio 23 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122021-151059/

  • Dissertação (Mestrado)

    Uma abordagem com modelo de aprendizado de máquina híbrido para predição de movimentos de preço médio de ativos pelo livro de ofertas (2021)

    Bileki, Guilherme Augusto; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Subjects: APRENDIZADO COMPUTACIONAL, MERCADO FINANCEIRO, BOLSA DE VALORES

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      BILEKI, Guilherme Augusto. Uma abordagem com modelo de aprendizado de máquina híbrido para predição de movimentos de preço médio de ativos pelo livro de ofertas. 2021. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2021. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-20052021-111418/. Acesso em: 23 maio 2025.

    • APA

      Bileki, G. A. (2021). Uma abordagem com modelo de aprendizado de máquina híbrido para predição de movimentos de preço médio de ativos pelo livro de ofertas (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-20052021-111418/

    • NLM

      Bileki GA. Uma abordagem com modelo de aprendizado de máquina híbrido para predição de movimentos de preço médio de ativos pelo livro de ofertas [Internet]. 2021 ;[citado 2025 maio 23 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-20052021-111418/

    • Vancouver

      Bileki GA. Uma abordagem com modelo de aprendizado de máquina híbrido para predição de movimentos de preço médio de ativos pelo livro de ofertas [Internet]. 2021 ;[citado 2025 maio 23 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-20052021-111418/

  • Artigo de periodico

    Class-specific early exit design methodology for convolutional neural networks (2021)

    Bonato, Vanderlei ; Bouganis, Christos-Savvas

    Source: Applied Soft Computing Journal. Unidade: ICMC

    Subjects: HARDWARE, INFERÊNCIA, CONSUMO DE ENERGIA ELÉTRICA

    PrivadoAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      BONATO, Vanderlei e BOUGANIS, Christos-Savvas. Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, v. 107, p. 1-12, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.asoc.2021.107316. Acesso em: 23 maio 2025.

    • APA

      Bonato, V., & Bouganis, C. -S. (2021). Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, 107, 1-12. doi:10.1016/j.asoc.2021.107316

    • NLM

      Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.[citado 2025 maio 23 ] Available from: https://doi.org/10.1016/j.asoc.2021.107316

    • Vancouver

      Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.[citado 2025 maio 23 ] Available from: https://doi.org/10.1016/j.asoc.2021.107316

  • Artigo de periodico

    Fast resource and timing aware design optimisation for high-level synthesis (2021)

    Perina, André Bannwart ; Silitonga, Arthur ; Becker, Jürgen ; Bonato, Vanderlei

    Source: IEEE Transactions on Computers. Unidade: ICMC

    Subjects: HARDWARE, ANÁLISE DE DESEMPENHO

    PrivadoAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      PERINA, André Bannwart et al. Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, v. 70, n. 12, p. 2070-2082, 2021Tradução . . Disponível em: https://doi.org/10.1109/TC.2021.3112260. Acesso em: 23 maio 2025.

    • APA

      Perina, A. B., Silitonga, A., Becker, J., & Bonato, V. (2021). Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, 70( 12), 2070-2082. doi:10.1109/TC.2021.3112260

    • NLM

      Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2025 maio 23 ] Available from: https://doi.org/10.1109/TC.2021.3112260

    • Vancouver

      Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2025 maio 23 ] Available from: https://doi.org/10.1109/TC.2021.3112260

  • Artigo de periodico

    Non-iterative SDC modulo scheduling for high-level synthesis (2021)

    Rosa, Leandro de Souza ; Bouganis, Christos-Savvas ; Bonato, Vanderlei

    Source: Microprocessors and Microsystems. Unidade: ICMC

    Subjects: LAÇOS, HARDWARE, TEMPO

    PrivadoAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, v. 86, p. 1-13, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.micpro.2021.104334. Acesso em: 23 maio 2025.

    • APA

      Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2021). Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, 86, 1-13. doi:10.1016/j.micpro.2021.104334

    • NLM

      Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2025 maio 23 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334

    • Vancouver

      Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2025 maio 23 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334

  • Tese (Doutorado)

    Fast Code Exploration for Pipeline Processing in FPGA Accelerators (2019)

    Rosa, Leandro de Souza; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Subjects: CIRCUITOS FPGA, HARDWARE, COMPUTAÇÃO RECONFIGURÁVEL

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSA, Leandro de Souza. Fast Code Exploration for Pipeline Processing in FPGA Accelerators. 2019. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2019. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/. Acesso em: 23 maio 2025.

    • APA

      Rosa, L. de S. (2019). Fast Code Exploration for Pipeline Processing in FPGA Accelerators (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/

    • NLM

      Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2025 maio 23 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/

    • Vancouver

      Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2025 maio 23 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/

  • Trabalho de evento-resumo

    Lina: timing-constrained high-level synthesis performance estimator for fast DSE (2019)

    Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei

    Source: Proceedings. Conference titles: International Conference on Field-Programmable Technology - ICFPT. Unidade: ICMC

    Subjects: CIRCUITOS FPGA, BENCHMARKS

    Versão AceitaAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. Lina: timing-constrained high-level synthesis performance estimator for fast DSE. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICFPT47387.2019.00063. Acesso em: 23 maio 2025.

    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2019). Lina: timing-constrained high-level synthesis performance estimator for fast DSE. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICFPT47387.2019.00063

    • NLM

      Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;[citado 2025 maio 23 ] Available from: https://doi.org/10.1109/ICFPT47387.2019.00063

    • Vancouver

      Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;[citado 2025 maio 23 ] Available from: https://doi.org/10.1109/ICFPT47387.2019.00063

  • Trabalho de evento-resumo

    ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis (2019)

    Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei

    Source: Proceedings. Conference titles: IEEE International Conference on Electronics, Circuits and Systems - ICECS. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, HARDWARE, MICROPROGRAMAÇÃO

    Versão AceitaAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICECS46596.2019.8964669. Acesso em: 23 maio 2025.

    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2019). ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICECS46596.2019.8964669

    • NLM

      Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2025 maio 23 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669

    • Vancouver

      Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2025 maio 23 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669

  • Artigo de periodico

    Scaling up modulo scheduling for high-level synthesis (2019)

    Rosa, Leandro de Souza; Bouganis, Christos-Savvas; Bonato, Vanderlei

    Source: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. Unidade: ICMC

    Subjects: CIRCUITOS FPGA, ALGORITMOS GENÉTICOS, COMPUTAÇÃO RECONFIGURÁVEL, ALGORITMOS DE SCHEDULING, SCHEDULING

    Acesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, v. 38, n. 5, p. 912-925, 2019Tradução . . Disponível em: https://doi.org/10.1109/TCAD.2018.2834440. Acesso em: 23 maio 2025.

    • APA

      Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2019). Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 38( 5), 912-925. doi:10.1109/TCAD.2018.2834440

    • NLM

      Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2025 maio 23 ] Available from: https://doi.org/10.1109/TCAD.2018.2834440

    • Vancouver

      Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2025 maio 23 ] Available from: https://doi.org/10.1109/TCAD.2018.2834440

  • Trabalho de evento

    Mapping estimator for OpenCL heterogeneous accelerators (2018)

    Perina, André Bannwart ; Bonato, Vanderlei

    Source: Proceedings. Conference titles: International Conference on Field-Programmable Technology - FPT. Unidade: ICMC

    Subjects: APRENDIZADO COMPUTACIONAL, EFICIÊNCIA ENERGÉTICA, ESTATÍSTICA COMPUTACIONAL

    Versão AceitaAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      PERINA, André Bannwart e BONATO, Vanderlei. Mapping estimator for OpenCL heterogeneous accelerators. 2018, Anais.. Piscataway: IEEE, 2018. Disponível em: https://doi.org/10.1109/FPT.2018.00057. Acesso em: 23 maio 2025.

    • APA

      Perina, A. B., & Bonato, V. (2018). Mapping estimator for OpenCL heterogeneous accelerators. In Proceedings. Piscataway: IEEE. doi:10.1109/FPT.2018.00057

    • NLM

      Perina AB, Bonato V. Mapping estimator for OpenCL heterogeneous accelerators [Internet]. Proceedings. 2018 ;[citado 2025 maio 23 ] Available from: https://doi.org/10.1109/FPT.2018.00057

    • Vancouver

      Perina AB, Bonato V. Mapping estimator for OpenCL heterogeneous accelerators [Internet]. Proceedings. 2018 ;[citado 2025 maio 23 ] Available from: https://doi.org/10.1109/FPT.2018.00057

  • Trabalho de evento

    Scaling up loop pipelining for high-level synthesis: a non-iterative approach (2018)

    Rosa, Leandro de Souza ; Bonato, Vanderlei ; Bouganis, Christos-Savvas

    Source: Proceedings. Conference titles: International Conference on Field-Programmable Technology - FPT. Unidade: ICMC

    Subjects: HARDWARE, ANÁLISE DE DESEMPENHO

    Acesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSA, Leandro de Souza e BONATO, Vanderlei e BOUGANIS, Christos-Savvas. Scaling up loop pipelining for high-level synthesis: a non-iterative approach. 2018, Anais.. Piscataway: IEEE, 2018. Disponível em: https://doi.org/10.1109/FPT.2018.00020. Acesso em: 23 maio 2025.

    • APA

      Rosa, L. de S., Bonato, V., & Bouganis, C. -S. (2018). Scaling up loop pipelining for high-level synthesis: a non-iterative approach. In Proceedings. Piscataway: IEEE. doi:10.1109/FPT.2018.00020

    • NLM

      Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;[citado 2025 maio 23 ] Available from: https://doi.org/10.1109/FPT.2018.00020

    • Vancouver

      Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;[citado 2025 maio 23 ] Available from: https://doi.org/10.1109/FPT.2018.00020

  • Artigo de periodico

    A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA (2018)

    Rosa, Leandro de Souza; Dasu, Aravind; Diniz, Pedro C.; Bonato, Vanderlei

    Source: Journal of Signal Processing Systems. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, ROBÓTICA, COMPUTAÇÃO EVOLUTIVA

    Acesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSA, Leandro de Souza et al. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, v. 90, n. 3, p. 357-369, 2018Tradução . . Disponível em: https://doi.org/10.1007/s11265-017-1243-9. Acesso em: 23 maio 2025.

    • APA

      Rosa, L. de S., Dasu, A., Diniz, P. C., & Bonato, V. (2018). A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, 90( 3), 357-369. doi:10.1007/s11265-017-1243-9

    • NLM

      Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.[citado 2025 maio 23 ] Available from: https://doi.org/10.1007/s11265-017-1243-9

    • Vancouver

      Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.[citado 2025 maio 23 ] Available from: https://doi.org/10.1007/s11265-017-1243-9

1 - 20 (90 records)

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