Exportar registro bibliográfico


Metrics:

A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (2022)

  • Authors:
  • Autor USP: OLIVEIRA, CAIO CÉSAR SOARES - ICMC
  • Unidade: ICMC
  • Sigla do Departamento: SSC
  • DOI: 10.11606/D.55.2022.tde-27072022-085504
  • Subjects: ANÁLISE DE DADOS; TEMPO-REAL; CIRCUITOS FPGA; PROCESSAMENTO DE DADOS; SOFTWARES
  • Keywords: Decodificador FIX/FAST; FIX/FAST Decoder; FPGA; HFT; HFT
  • Agências de fomento:
  • Language: Inglês
  • Abstract: Os sistemas do tipo High Frequency Trading (HFT) exigem alto desempenho computacional para negociação em tempo real e para análise de dados. O protocolo FAST, uma extensão do protocolo FIX, é um dos principais padrões adotado por esses sistemas. Este trabalho implementa um componente open source em hardware baseado em FPGA para decodificar mensagens financeiras e emitir as tags necessárias para atualização do livro de ofertas. O componente implementa as versões dos protocolos FAST e FIX adotados pela bolsa brasileira B3. O hardware proposto decodifica mensagens com latência média de 0.72us, e throughput médio de 1.4 milhões de mensagens FAST por segundo, representando uma redução de duas ordens de magnitude em comparação com a mesma implementação executada em processador de software.
  • Imprenta:
  • Data da defesa: 18.05.2022
  • Acesso à fonteAcesso à fonteDOI

    Informações sobre a disponibilidade de versões do artigo em acesso aberto coletadas automaticamente via oaDOI API (Unpaywall).

    Status:
    Artigo publicado em periódico de acesso aberto (Gold Open Access)
    Versão do Documento:
    Versão publicada (Published version)
    Acessar versão aberta:

    Por se tratar de integração com serviço externo, podem existir diferentes versões do trabalho (como preprints ou postprints), que podem diferir da versão publicada.


    How to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      OLIVEIRA, Caio César Soares. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency. 2022. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/. Acesso em: 08 abr. 2026.
    • APA

      Oliveira, C. C. S. (2022). A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
    • NLM

      Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2026 abr. 08 ] Available from: https://teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
    • Vancouver

      Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2026 abr. 08 ] Available from: https://teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/

    Últimas obras dos mesmos autores vinculados com a USP cadastradas na BDPI:

    Digital Library of Intellectual Production of Universidade de São Paulo     2012 - 2026