Menu

Filtros : "COMPUTAÇÃO RECONFIGURÁVEL" Removido: "LAIA, MARCOS ANTONIO DE MATOS" Limpar

Filtros

Limitar por data

1 - 20 (71 registros)

  • Artigo de periodico

    Memory aware design optimisation for high-level synthesis (2024)

    Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei

    Fonte: Journal of Signal Processing Systems. Unidade: ICMC

    Assuntos: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, ARQUITETURA DE SOFTWARE

    Disponível em 01/01/2026Acesso à fonteDOIComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. Memory aware design optimisation for high-level synthesis. Journal of Signal Processing Systems, v. No 2024, n. 11, p. 651-671, 2024Tradução . . Disponível em: https://doi.org/10.1007/s11265-024-01938-3. Acesso em: 27 jun. 2025.

    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2024). Memory aware design optimisation for high-level synthesis. Journal of Signal Processing Systems, No 2024( 11), 651-671. doi:10.1007/s11265-024-01938-3

    • NLM

      Perina AB, Becker J, Bonato V. Memory aware design optimisation for high-level synthesis [Internet]. Journal of Signal Processing Systems. 2024 ; No 2024( 11): 651-671.[citado 2025 jun. 27 ] Available from: https://doi.org/10.1007/s11265-024-01938-3

    • Vancouver

      Perina AB, Becker J, Bonato V. Memory aware design optimisation for high-level synthesis [Internet]. Journal of Signal Processing Systems. 2024 ; No 2024( 11): 651-671.[citado 2025 jun. 27 ] Available from: https://doi.org/10.1007/s11265-024-01938-3

  • Artigo de periodico

    Effective and unburdensome forecast of highway traffic flow with adaptive computing (2021)

    Alves, Matheus Aparecido do Carmo; Cordeiro, Robson Leonardo Ferreira

    Fonte: Knowledge-Based Systems. Unidade: ICMC

    Assuntos: PREVISÃO (ANÁLISE DE SÉRIES TEMPORAIS), COMPUTAÇÃO RECONFIGURÁVEL, TRÁFEGO RODOVIÁRIO

    PrivadoAcesso à fonteDOIComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ALVES, Matheus Aparecido do Carmo e CORDEIRO, Robson Leonardo Ferreira. Effective and unburdensome forecast of highway traffic flow with adaptive computing. Knowledge-Based Systems, v. 212, n. Ja 2021, p. 1-13, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.knosys.2020.106603. Acesso em: 27 jun. 2025.

    • APA

      Alves, M. A. do C., & Cordeiro, R. L. F. (2021). Effective and unburdensome forecast of highway traffic flow with adaptive computing. Knowledge-Based Systems, 212( Ja 2021), 1-13. doi:10.1016/j.knosys.2020.106603

    • NLM

      Alves MA do C, Cordeiro RLF. Effective and unburdensome forecast of highway traffic flow with adaptive computing [Internet]. Knowledge-Based Systems. 2021 ; 212( Ja 2021): 1-13.[citado 2025 jun. 27 ] Available from: https://doi.org/10.1016/j.knosys.2020.106603

    • Vancouver

      Alves MA do C, Cordeiro RLF. Effective and unburdensome forecast of highway traffic flow with adaptive computing [Internet]. Knowledge-Based Systems. 2021 ; 212( Ja 2021): 1-13.[citado 2025 jun. 27 ] Available from: https://doi.org/10.1016/j.knosys.2020.106603

  • Artigo de periodico

    Low-latency reconfigurable entropy digital true random number generator with bias detection and correction (2020)

    Carreira, Leonardo Bosco; Danielson, Paige; Rahimi, Arya A.; Luppe, Maximiliam ; Gupta, Subhanshu

    Fonte: IEEE Transactions on Circuits and Systems - Part 1 : regular papers. Unidade: EESC

    Assuntos: CONSUMO DE ENERGIA ELÉTRICA, COMPUTAÇÃO RECONFIGURÁVEL, ENGENHARIA ELÉTRICA

    PrivadoAcesso à fonteDOIComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      CARREIRA, Leonardo Bosco et al. Low-latency reconfigurable entropy digital true random number generator with bias detection and correction. IEEE Transactions on Circuits and Systems - Part 1 : regular papers, v. 67, n. 5, p. 1562-1575, 2020Tradução . . Disponível em: https://doi.org/10.1109/TCSI.2019.2960694. Acesso em: 27 jun. 2025.

    • APA

      Carreira, L. B., Danielson, P., Rahimi, A. A., Luppe, M., & Gupta, S. (2020). Low-latency reconfigurable entropy digital true random number generator with bias detection and correction. IEEE Transactions on Circuits and Systems - Part 1 : regular papers, 67( 5), 1562-1575. doi:10.1109/TCSI.2019.2960694

    • NLM

      Carreira LB, Danielson P, Rahimi AA, Luppe M, Gupta S. Low-latency reconfigurable entropy digital true random number generator with bias detection and correction [Internet]. IEEE Transactions on Circuits and Systems - Part 1 : regular papers. 2020 ; 67( 5): 1562-1575.[citado 2025 jun. 27 ] Available from: https://doi.org/10.1109/TCSI.2019.2960694

    • Vancouver

      Carreira LB, Danielson P, Rahimi AA, Luppe M, Gupta S. Low-latency reconfigurable entropy digital true random number generator with bias detection and correction [Internet]. IEEE Transactions on Circuits and Systems - Part 1 : regular papers. 2020 ; 67( 5): 1562-1575.[citado 2025 jun. 27 ] Available from: https://doi.org/10.1109/TCSI.2019.2960694

  • Tese (Doutorado)

    Fast Code Exploration for Pipeline Processing in FPGA Accelerators (2019)

    Rosa, Leandro de Souza; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Assuntos: CIRCUITOS FPGA, HARDWARE, COMPUTAÇÃO RECONFIGURÁVEL

    Acesso à fonteComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSA, Leandro de Souza. Fast Code Exploration for Pipeline Processing in FPGA Accelerators. 2019. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2019. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/. Acesso em: 27 jun. 2025.

    • APA

      Rosa, L. de S. (2019). Fast Code Exploration for Pipeline Processing in FPGA Accelerators (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/

    • NLM

      Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/

    • Vancouver

      Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/

  • Trabalho de evento-resumo

    ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis (2019)

    Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei

    Fonte: Proceedings. Nome do evento: IEEE International Conference on Electronics, Circuits and Systems - ICECS. Unidade: ICMC

    Assuntos: COMPUTAÇÃO RECONFIGURÁVEL, HARDWARE, MICROPROGRAMAÇÃO

    Versão AceitaAcesso à fonteDOIComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICECS46596.2019.8964669. Acesso em: 27 jun. 2025.

    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2019). ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICECS46596.2019.8964669

    • NLM

      Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2025 jun. 27 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669

    • Vancouver

      Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2025 jun. 27 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669

  • Artigo de periodico

    Scaling up modulo scheduling for high-level synthesis (2019)

    Rosa, Leandro de Souza; Bouganis, Christos-Savvas; Bonato, Vanderlei

    Fonte: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. Unidade: ICMC

    Assuntos: CIRCUITOS FPGA, ALGORITMOS GENÉTICOS, COMPUTAÇÃO RECONFIGURÁVEL, ALGORITMOS DE SCHEDULING, SCHEDULING

    Acesso à fonteDOIComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, v. 38, n. 5, p. 912-925, 2019Tradução . . Disponível em: https://doi.org/10.1109/TCAD.2018.2834440. Acesso em: 27 jun. 2025.

    • APA

      Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2019). Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 38( 5), 912-925. doi:10.1109/TCAD.2018.2834440

    • NLM

      Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2025 jun. 27 ] Available from: https://doi.org/10.1109/TCAD.2018.2834440

    • Vancouver

      Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2025 jun. 27 ] Available from: https://doi.org/10.1109/TCAD.2018.2834440

  • Artigo de periodico

    A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA (2018)

    Rosa, Leandro de Souza; Dasu, Aravind; Diniz, Pedro C.; Bonato, Vanderlei

    Fonte: Journal of Signal Processing Systems. Unidade: ICMC

    Assuntos: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, ROBÓTICA, COMPUTAÇÃO EVOLUTIVA

    Acesso à fonteDOIComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSA, Leandro de Souza et al. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, v. 90, n. 3, p. 357-369, 2018Tradução . . Disponível em: https://doi.org/10.1007/s11265-017-1243-9. Acesso em: 27 jun. 2025.

    • APA

      Rosa, L. de S., Dasu, A., Diniz, P. C., & Bonato, V. (2018). A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, 90( 3), 357-369. doi:10.1007/s11265-017-1243-9

    • NLM

      Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.[citado 2025 jun. 27 ] Available from: https://doi.org/10.1007/s11265-017-1243-9

    • Vancouver

      Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.[citado 2025 jun. 27 ] Available from: https://doi.org/10.1007/s11265-017-1243-9

  • Dissertação (Mestrado)

    Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas (2018)

    Santos, Rafael Ribeiro dos; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Assuntos: ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES, COMPUTAÇÃO RECONFIGURÁVEL, FRAMEWORKS

    Acesso à fonteComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      SANTOS, Rafael Ribeiro dos. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas. 2018. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2018. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/. Acesso em: 27 jun. 2025.

    • APA

      Santos, R. R. dos. (2018). Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/

    • NLM

      Santos RR dos. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. 2018 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/

    • Vancouver

      Santos RR dos. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. 2018 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/

  • Trabalho de evento

    A flexible instruction set architecture filter for custom soft-core processors (2018)

    Silva, Erinaldo Pereira; Souza Junior, Carlos Alberto Oliveira de; Melo, Thadeu Antonio Ferreira de; Marques, Eduardo

    Fonte: Anais. Nome do evento: Workshop em Computação Heterogênea - WCH. Unidade: ICMC

    Assuntos: HARDWARE, ANÁLISE DE DESEMPENHO, COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS

    Acesso à fonteComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      SILVA, Erinaldo Pereira et al. A flexible instruction set architecture filter for custom soft-core processors. 2018, Anais.. Porto Alegre: SBC, 2018. Disponível em: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf. Acesso em: 27 jun. 2025.

    • APA

      Silva, E. P., Souza Junior, C. A. O. de, Melo, T. A. F. de, & Marques, E. (2018). A flexible instruction set architecture filter for custom soft-core processors. In Anais. Porto Alegre: SBC. Recuperado de http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf

    • NLM

      Silva EP, Souza Junior CAO de, Melo TAF de, Marques E. A flexible instruction set architecture filter for custom soft-core processors [Internet]. Anais. 2018 ;[citado 2025 jun. 27 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf

    • Vancouver

      Silva EP, Souza Junior CAO de, Melo TAF de, Marques E. A flexible instruction set architecture filter for custom soft-core processors [Internet]. Anais. 2018 ;[citado 2025 jun. 27 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf

  • Tese (Doutorado)

    Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão (2017)

    Holanda, Jose Arnaldo Mascagni de; Marques, Eduardo (Orientador)

    Unidade: ICMC

    Assuntos: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, VISÃO COMPUTACIONAL, HARDWARE, SOFTWARES, CIRCULAÇÃO DE PEDESTRES

    Acesso à fonteComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      HOLANDA, Jose Arnaldo Mascagni de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão. 2017. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/. Acesso em: 27 jun. 2025.

    • APA

      Holanda, J. A. M. de. (2017). Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/

    • NLM

      Holanda JAM de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão [Internet]. 2017 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/

    • Vancouver

      Holanda JAM de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão [Internet]. 2017 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/

  • Tese (Doutorado)

    Um framework para coprojeto de hardware e software de sistemas avançados de assistência ao motorista baseados em câmeras (2017)

    Martinez, Leandro Andrade; Marques, Eduardo (Orientador)

    Unidade: ICMC

    Assuntos: SISTEMAS EMBUTIDOS, VISÃO COMPUTACIONAL, COMPUTAÇÃO RECONFIGURÁVEL, PROJETO DE SOFTWARE, HARDWARE

    Acesso à fonteComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      MARTINEZ, Leandro Andrade. Um framework para coprojeto de hardware e software de sistemas avançados de assistência ao motorista baseados em câmeras. 2017. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-06122017-104613/. Acesso em: 27 jun. 2025.

    • APA

      Martinez, L. A. (2017). Um framework para coprojeto de hardware e software de sistemas avançados de assistência ao motorista baseados em câmeras (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-06122017-104613/

    • NLM

      Martinez LA. Um framework para coprojeto de hardware e software de sistemas avançados de assistência ao motorista baseados em câmeras [Internet]. 2017 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-06122017-104613/

    • Vancouver

      Martinez LA. Um framework para coprojeto de hardware e software de sistemas avançados de assistência ao motorista baseados em câmeras [Internet]. 2017 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-06122017-104613/

  • Dissertação (Mestrado)

    A hardware/software codesign for the chemical reactivity of BRAMS (2017)

    Souza Junior, Carlos Alberto Oliveira de; Marques, Eduardo (Orientador)

    Unidade: ICMC

    Assuntos: HARDWARE, CIRCUITOS FPGA, PREVISÃO DO TEMPO, SOFTWARES, COMPUTAÇÃO RECONFIGURÁVEL

    Acesso à fonteComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      SOUZA JUNIOR, Carlos Alberto Oliveira de. A hardware/software codesign for the chemical reactivity of BRAMS. 2017. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/. Acesso em: 27 jun. 2025.

    • APA

      Souza Junior, C. A. O. de. (2017). A hardware/software codesign for the chemical reactivity of BRAMS (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/

    • NLM

      Souza Junior CAO de. A hardware/software codesign for the chemical reactivity of BRAMS [Internet]. 2017 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/

    • Vancouver

      Souza Junior CAO de. A hardware/software codesign for the chemical reactivity of BRAMS [Internet]. 2017 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/

  • Artigo de periodico-carta/editorial

    Special issue on applied reconfigurable computing [Editorial] (2017)

    Bouganis, Christos-Savvas; Gorgon, Marek; Bonato, Vanderlei

    Fonte: Microprocessors and Microsystems. Unidade: ICMC

    Assuntos: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

    Acesso à fonteDOIComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      BOUGANIS, Christos-Savvas e GORGON, Marek e BONATO, Vanderlei. Special issue on applied reconfigurable computing [Editorial]. Microprocessors and Microsystems. Amsterdam: Instituto de Ciências Matemáticas e de Computação, Universidade de São Paulo. Disponível em: https://doi.org/10.1016/j.micpro.2017.05.010. Acesso em: 27 jun. 2025. , 2017

    • APA

      Bouganis, C. -S., Gorgon, M., & Bonato, V. (2017). Special issue on applied reconfigurable computing [Editorial]. Microprocessors and Microsystems. Amsterdam: Instituto de Ciências Matemáticas e de Computação, Universidade de São Paulo. doi:10.1016/j.micpro.2017.05.010

    • NLM

      Bouganis C-S, Gorgon M, Bonato V. Special issue on applied reconfigurable computing [Editorial] [Internet]. Microprocessors and Microsystems. 2017 ; 52 1.[citado 2025 jun. 27 ] Available from: https://doi.org/10.1016/j.micpro.2017.05.010

    • Vancouver

      Bouganis C-S, Gorgon M, Bonato V. Special issue on applied reconfigurable computing [Editorial] [Internet]. Microprocessors and Microsystems. 2017 ; 52 1.[citado 2025 jun. 27 ] Available from: https://doi.org/10.1016/j.micpro.2017.05.010

  • Monografia/livro-ed/org

    Applied Reconfigurable Computing (2016)

    Bonato, Vanderlei (Editor) ; Bouganis, Christos (Editor); Gorgon, Marek (Editor)

    Nome do evento: International Symposium Applied Reconfigurable Computing. Unidade: ICMC

    Assuntos: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

    Acesso à fonteDOIComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      Applied Reconfigurable Computing. . Cham: Springer International Publishing. Disponível em: https://doi.org/10.1007/978-3-319-30481-6. Acesso em: 27 jun. 2025. , 2016

    • APA

      Applied Reconfigurable Computing. (2016). Applied Reconfigurable Computing. Cham: Springer International Publishing. doi:10.1007/978-3-319-30481-6

    • NLM

      Applied Reconfigurable Computing [Internet]. 2016 ;[citado 2025 jun. 27 ] Available from: https://doi.org/10.1007/978-3-319-30481-6

    • Vancouver

      Applied Reconfigurable Computing [Internet]. 2016 ;[citado 2025 jun. 27 ] Available from: https://doi.org/10.1007/978-3-319-30481-6

  • Tese (Doutorado)

    Seletor adaptativo de tecnologia de comunicação para nós multitecnológicos em aplicações agrícolas (2016)

    Barros, Marcelo Freire de; Cugnasca, Carlos Eduardo (Orientador)

    Unidade: EP

    Assuntos: WIRELESS, AGRICULTURA DE PRECISÃO, COMUNICAÇÕES DIGITAIS, COMPUTAÇÃO RECONFIGURÁVEL, INTERNET DAS COISAS

    Acesso à fonteComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      BARROS, Marcelo Freire de. Seletor adaptativo de tecnologia de comunicação para nós multitecnológicos em aplicações agrícolas. 2016. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-14122016-084744/. Acesso em: 27 jun. 2025.

    • APA

      Barros, M. F. de. (2016). Seletor adaptativo de tecnologia de comunicação para nós multitecnológicos em aplicações agrícolas (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3141/tde-14122016-084744/

    • NLM

      Barros MF de. Seletor adaptativo de tecnologia de comunicação para nós multitecnológicos em aplicações agrícolas [Internet]. 2016 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-14122016-084744/

    • Vancouver

      Barros MF de. Seletor adaptativo de tecnologia de comunicação para nós multitecnológicos em aplicações agrícolas [Internet]. 2016 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-14122016-084744/

  • Tese (Doutorado)

    Sistema de hardware reconfigurável para navegação visual de veículos autônomos (2016)

    Dias, Maurício Acconcia; Osório, Fernando Santos (Orientador)

    Unidade: ICMC

    Assuntos: COMPUTAÇÃO RECONFIGURÁVEL, REDES NEURAIS, HARDWARE, VISÃO COMPUTACIONAL

    Acesso à fonteComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      DIAS, Maurício Acconcia. Sistema de hardware reconfigurável para navegação visual de veículos autônomos. 2016. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-13012017-164142/. Acesso em: 27 jun. 2025.

    • APA

      Dias, M. A. (2016). Sistema de hardware reconfigurável para navegação visual de veículos autônomos (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-13012017-164142/

    • NLM

      Dias MA. Sistema de hardware reconfigurável para navegação visual de veículos autônomos [Internet]. 2016 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-13012017-164142/

    • Vancouver

      Dias MA. Sistema de hardware reconfigurável para navegação visual de veículos autônomos [Internet]. 2016 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-13012017-164142/

  • Dissertação (Mestrado)

    P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 (2016)

    Almeida Júnior, Carlos Roberto Pereira; Marques, Eduardo (Orientador)

    Unidade: ICMC

    Assuntos: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, SISTEMAS EMBUTIDOS

    Acesso à fonteComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ALMEIDA JÚNIOR, Carlos Roberto Pereira. P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3. 2016. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/. Acesso em: 27 jun. 2025.

    • APA

      Almeida Júnior, C. R. P. (2016). P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/

    • NLM

      Almeida Júnior CRP. P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 [Internet]. 2016 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/

    • Vancouver

      Almeida Júnior CRP. P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 [Internet]. 2016 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/

  • Tese (Doutorado)

    ChipCflow: tool for convert C code in a static dataflow architecture in reconfigurable hardware (2015)

    Silva, Antonio Carlos Fernandes da; Silva, Jorge Luiz e (Orientador)

    Unidade: ICMC

    Assuntos: VHDL, ARQUITETURA RECONFIGURÁVEL, COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS

    Acesso à fonteComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      SILVA, Antonio Carlos Fernandes da. ChipCflow: tool for convert C code in a static dataflow architecture in reconfigurable hardware. 2015. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2015. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30062015-141638/. Acesso em: 27 jun. 2025.

    • APA

      Silva, A. C. F. da. (2015). ChipCflow: tool for convert C code in a static dataflow architecture in reconfigurable hardware (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30062015-141638/

    • NLM

      Silva ACF da. ChipCflow: tool for convert C code in a static dataflow architecture in reconfigurable hardware [Internet]. 2015 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30062015-141638/

    • Vancouver

      Silva ACF da. ChipCflow: tool for convert C code in a static dataflow architecture in reconfigurable hardware [Internet]. 2015 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30062015-141638/

  • Tese (Doutorado)

    LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs (2015)

    Oliveira, Cristiano Bacelar de; Cardoso, João Manuel Paiva (Orientador); Marques, Eduardo (Orientador)

    Unidade: ICMC

    Assuntos: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, HARDWARE, GERADORES DE COMPILADORES

    Acesso à fonteComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      OLIVEIRA, Cristiano Bacelar de. LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs. 2015. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2015. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/. Acesso em: 27 jun. 2025.

    • APA

      Oliveira, C. B. de. (2015). LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/

    • NLM

      Oliveira CB de. LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs [Internet]. 2015 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/

    • Vancouver

      Oliveira CB de. LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs [Internet]. 2015 ;[citado 2025 jun. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/

  • Trabalho de evento-resumo

    Parameterizable ethernet network-on-chip architecture on FPGA (2015)

    Cunha Junior, Helio Fernandes da; Silva, Bruno de Abreu; Bonato, Vanderlei

    Fonte: Proceedings. Nome do evento: Euromicro Conference on Digital System Design - DSD. Unidade: ICMC

    Assuntos: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

    Acesso à fonteDOIComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      CUNHA JUNIOR, Helio Fernandes da e SILVA, Bruno de Abreu e BONATO, Vanderlei. Parameterizable ethernet network-on-chip architecture on FPGA. 2015, Anais.. Los Alamitos, CA: IEEE, 2015. Disponível em: https://doi.org/10.1109/DSD.2015.101. Acesso em: 27 jun. 2025.

    • APA

      Cunha Junior, H. F. da, Silva, B. de A., & Bonato, V. (2015). Parameterizable ethernet network-on-chip architecture on FPGA. In Proceedings. Los Alamitos, CA: IEEE. doi:10.1109/DSD.2015.101

    • NLM

      Cunha Junior HF da, Silva B de A, Bonato V. Parameterizable ethernet network-on-chip architecture on FPGA [Internet]. Proceedings. 2015 ;[citado 2025 jun. 27 ] Available from: https://doi.org/10.1109/DSD.2015.101

    • Vancouver

      Cunha Junior HF da, Silva B de A, Bonato V. Parameterizable ethernet network-on-chip architecture on FPGA [Internet]. Proceedings. 2015 ;[citado 2025 jun. 27 ] Available from: https://doi.org/10.1109/DSD.2015.101

1 - 20 (71 registros)

Biblioteca Digital de Produção Intelectual da Universidade de São Paulo     2012 - 2025