Menu

Filtros : "HARDWARE" Removido: "CIRCUITOS INTEGRADOS" Limpar

Filtros

Refine with date range

1 - 20 (138 records)

  • Tese (Doutorado)

    Desenvolvimento de sistema data logger modulado para armazenamento de dados de sensores em massa (2025)

    Amorim, Márcio Luís Munhoz ; Carmo, João Paulo Pereira do (Orientador)

    Unidade: EESC

    Subjects: DISPOSITIVOS ELETRÔNICOS, SENSOR, PROCESSAMENTO ELETRÔNICO DE DADOS, CONTROLADORES PROGRAMÁVEIS, HARDWARE

    Acesso à fonteAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      AMORIM, Márcio Luís Munhoz. Desenvolvimento de sistema data logger modulado para armazenamento de dados de sensores em massa. 2025. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2025. Disponível em: https://teses.usp.br/teses/disponiveis/18/18152/tde-25112025-161824/. Acesso em: 01 maio 2026.

    • APA

      Amorim, M. L. M. (2025). Desenvolvimento de sistema data logger modulado para armazenamento de dados de sensores em massa (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de https://teses.usp.br/teses/disponiveis/18/18152/tde-25112025-161824/

    • NLM

      Amorim MLM. Desenvolvimento de sistema data logger modulado para armazenamento de dados de sensores em massa [Internet]. 2025 ;[citado 2026 maio 01 ] Available from: https://teses.usp.br/teses/disponiveis/18/18152/tde-25112025-161824/

    • Vancouver

      Amorim MLM. Desenvolvimento de sistema data logger modulado para armazenamento de dados de sensores em massa [Internet]. 2025 ;[citado 2026 maio 01 ] Available from: https://teses.usp.br/teses/disponiveis/18/18152/tde-25112025-161824/

  • Dissertação (Mestrado)

    Implementação e análise de um TRNG baseado em RO-PUF (2025)

    Costa Júnior, Álvaro; Luppe, Maximiliam (Orientador)

    Unidade: EESC

    Subjects: HARDWARE, SEGURANÇA DE EQUIPAMENTOS, GERAÇÃO DE NÚMEROS ALEATÓRIOS, OSCILADORES

    Acesso à fonteAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      COSTA JÚNIOR, Álvaro. Implementação e análise de um TRNG baseado em RO-PUF. 2025. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2025. Disponível em: https://teses.usp.br/teses/disponiveis/18/18152/tde-26032025-083917/. Acesso em: 01 maio 2026.

    • APA

      Costa Júnior, Á. (2025). Implementação e análise de um TRNG baseado em RO-PUF (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://teses.usp.br/teses/disponiveis/18/18152/tde-26032025-083917/

    • NLM

      Costa Júnior Á. Implementação e análise de um TRNG baseado em RO-PUF [Internet]. 2025 ;[citado 2026 maio 01 ] Available from: https://teses.usp.br/teses/disponiveis/18/18152/tde-26032025-083917/

    • Vancouver

      Costa Júnior Á. Implementação e análise de um TRNG baseado em RO-PUF [Internet]. 2025 ;[citado 2026 maio 01 ] Available from: https://teses.usp.br/teses/disponiveis/18/18152/tde-26032025-083917/

  • Dissertação (Mestrado)

    Design and implementation of a hearing aid development board (2025)

    Carlet, João Victor Colombari; Borges, Ben-Hur Viana (Orientador)

    Unidade: EESC

    Subjects: PERDA AUDITIVA, APARELHOS AUDITIVOS, PROCESSAMENTO DE SINAIS, HARDWARE

    Acesso à fonteAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      CARLET, João Victor Colombari. Design and implementation of a hearing aid development board. 2025. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2025. Disponível em: https://teses.usp.br/teses/disponiveis/18/18155/tde-31072025-082100/. Acesso em: 01 maio 2026.

    • APA

      Carlet, J. V. C. (2025). Design and implementation of a hearing aid development board (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://teses.usp.br/teses/disponiveis/18/18155/tde-31072025-082100/

    • NLM

      Carlet JVC. Design and implementation of a hearing aid development board [Internet]. 2025 ;[citado 2026 maio 01 ] Available from: https://teses.usp.br/teses/disponiveis/18/18155/tde-31072025-082100/

    • Vancouver

      Carlet JVC. Design and implementation of a hearing aid development board [Internet]. 2025 ;[citado 2026 maio 01 ] Available from: https://teses.usp.br/teses/disponiveis/18/18155/tde-31072025-082100/

  • Tese (Doutorado)

    Hardware trojan detection in open-source hardware designs using machine learning (2025)

    Hayashi, Victor Takashi ; Ruggiero, Wilson Vicente (Orientador)

    Unidade: EP

    Subjects: APRENDIZADO COMPUTACIONAL, HARDWARE, PROCESSAMENTO DE LINGUAGEM NATURAL

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      HAYASHI, Victor Takashi. Hardware trojan detection in open-source hardware designs using machine learning. 2025. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2025. Disponível em: https://teses.usp.br/teses/disponiveis/3/3141/tde-06052025-090853/. Acesso em: 01 maio 2026.

    • APA

      Hayashi, V. T. (2025). Hardware trojan detection in open-source hardware designs using machine learning (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de https://teses.usp.br/teses/disponiveis/3/3141/tde-06052025-090853/

    • NLM

      Hayashi VT. Hardware trojan detection in open-source hardware designs using machine learning [Internet]. 2025 ;[citado 2026 maio 01 ] Available from: https://teses.usp.br/teses/disponiveis/3/3141/tde-06052025-090853/

    • Vancouver

      Hayashi VT. Hardware trojan detection in open-source hardware designs using machine learning [Internet]. 2025 ;[citado 2026 maio 01 ] Available from: https://teses.usp.br/teses/disponiveis/3/3141/tde-06052025-090853/

  • Trabalho de evento-anais periodico

    Dynamic function exchange in FPGA to redefine RISC-V multicore architectures at runtime (2025)

    Alves, Téo Sobrino ; Bonato, Vanderlei

    Source: Lecture Notes in Computer Science - LNCS. Conference titles: International Symposium on Applied Reconfigurable Computing - ARC. Unidade: ICMC

    Subjects: ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES, HARDWARE

    PrivadoAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ALVES, Téo Sobrino e BONATO, Vanderlei. Dynamic function exchange in FPGA to redefine RISC-V multicore architectures at runtime. Lecture Notes in Computer Science - LNCS. Cham: Instituto de Ciências Matemáticas e de Computação, Universidade de São Paulo. Disponível em: https://doi.org/10.1007/978-3-031-87995-1_14. Acesso em: 01 maio 2026. , 2025

    • APA

      Alves, T. S., & Bonato, V. (2025). Dynamic function exchange in FPGA to redefine RISC-V multicore architectures at runtime. Lecture Notes in Computer Science - LNCS. Cham: Instituto de Ciências Matemáticas e de Computação, Universidade de São Paulo. doi:10.1007/978-3-031-87995-1_14

    • NLM

      Alves TS, Bonato V. Dynamic function exchange in FPGA to redefine RISC-V multicore architectures at runtime [Internet]. Lecture Notes in Computer Science - LNCS. 2025 ; 15594 233-243.[citado 2026 maio 01 ] Available from: https://doi.org/10.1007/978-3-031-87995-1_14

    • Vancouver

      Alves TS, Bonato V. Dynamic function exchange in FPGA to redefine RISC-V multicore architectures at runtime [Internet]. Lecture Notes in Computer Science - LNCS. 2025 ; 15594 233-243.[citado 2026 maio 01 ] Available from: https://doi.org/10.1007/978-3-031-87995-1_14

  • Artigo de periodico

    Testing the limits of SPDM: Authentication of intermittently connected devices (2025)

    Alves, Renan Cerqueira Afonso ; Freitas, Ágatha; Albertini, Bruno de Carvalho ; Simplicio Junior, Marcos Antonio

    Source: Computers & Security. Unidade: EP

    Assunto: HARDWARE

    PrivadoAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ALVES, Renan Cerqueira Afonso et al. Testing the limits of SPDM: Authentication of intermittently connected devices. Computers & Security, v. 148, n. Ja 2025, p. 1-10, 2025Tradução . . Disponível em: https://doi.org/10.1016/j.cose.2024.104142. Acesso em: 01 maio 2026.

    • APA

      Alves, R. C. A., Freitas, Á., Albertini, B. de C., & Simplicio Junior, M. A. (2025). Testing the limits of SPDM: Authentication of intermittently connected devices. Computers & Security, 148( Ja 2025), 1-10. doi:10.1016/j.cose.2024.104142

    • NLM

      Alves RCA, Freitas Á, Albertini B de C, Simplicio Junior MA. Testing the limits of SPDM: Authentication of intermittently connected devices [Internet]. Computers & Security. 2025 ; 148( Ja 2025): 1-10.[citado 2026 maio 01 ] Available from: https://doi.org/10.1016/j.cose.2024.104142

    • Vancouver

      Alves RCA, Freitas Á, Albertini B de C, Simplicio Junior MA. Testing the limits of SPDM: Authentication of intermittently connected devices [Internet]. Computers & Security. 2025 ; 148( Ja 2025): 1-10.[citado 2026 maio 01 ] Available from: https://doi.org/10.1016/j.cose.2024.104142

  • Artigo de periodico

    Benchmarking the security protocol and data model (SPDM) for component authentication (2025)

    Alves, Renan Cerqueira Afonso ; Albertini, Bruno de Carvalho ; Simplicio Junior, Marcos Antonio

    Source: International Journal of Information Security. Unidade: EP

    Subjects: BENCHMARKS, HARDWARE, SEGURANÇA DE REDES

    Versão AceitaAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ALVES, Renan Cerqueira Afonso e ALBERTINI, Bruno de Carvalho e SIMPLICIO JUNIOR, Marcos Antonio. Benchmarking the security protocol and data model (SPDM) for component authentication. International Journal of Information Security, v. 24, p. 1-20, 2025Tradução . . Disponível em: https://doi.org/10.1007/s10207-025-01034-y. Acesso em: 01 maio 2026.

    • APA

      Alves, R. C. A., Albertini, B. de C., & Simplicio Junior, M. A. (2025). Benchmarking the security protocol and data model (SPDM) for component authentication. International Journal of Information Security, 24, 1-20. doi:10.1007/s10207-025-01034-y

    • NLM

      Alves RCA, Albertini B de C, Simplicio Junior MA. Benchmarking the security protocol and data model (SPDM) for component authentication [Internet]. International Journal of Information Security. 2025 ;24 1-20.[citado 2026 maio 01 ] Available from: https://doi.org/10.1007/s10207-025-01034-y

    • Vancouver

      Alves RCA, Albertini B de C, Simplicio Junior MA. Benchmarking the security protocol and data model (SPDM) for component authentication [Internet]. International Journal of Information Security. 2025 ;24 1-20.[citado 2026 maio 01 ] Available from: https://doi.org/10.1007/s10207-025-01034-y

  • Artigo de periodico

    Efficient number of functional units and loop pipeline design Space exploration for high-level synthesis (2025)

    Rosa, Leandro de Souza ; Bouganis, Christos-Savvas ; Bonato, Vanderlei

    Source: Journal of the Brazilian Computer Society. Unidade: ICMC

    Subjects: ARQUITETURA DE SOFTWARE, HARDWARE, PARETO OTIMALIDADE

    Versão PublicadaAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Efficient number of functional units and loop pipeline design Space exploration for high-level synthesis. Journal of the Brazilian Computer Society, v. 31, n. 1, p. 570-582, 2025Tradução . . Disponível em: https://doi.org/10.5753/jbcs.2025.4912. Acesso em: 01 maio 2026.

    • APA

      Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2025). Efficient number of functional units and loop pipeline design Space exploration for high-level synthesis. Journal of the Brazilian Computer Society, 31( 1), 570-582. doi:10.5753/jbcs.2025.4912

    • NLM

      Rosa L de S, Bouganis C-S, Bonato V. Efficient number of functional units and loop pipeline design Space exploration for high-level synthesis [Internet]. Journal of the Brazilian Computer Society. 2025 ; 31( 1): 570-582.[citado 2026 maio 01 ] Available from: https://doi.org/10.5753/jbcs.2025.4912

    • Vancouver

      Rosa L de S, Bouganis C-S, Bonato V. Efficient number of functional units and loop pipeline design Space exploration for high-level synthesis [Internet]. Journal of the Brazilian Computer Society. 2025 ; 31( 1): 570-582.[citado 2026 maio 01 ] Available from: https://doi.org/10.5753/jbcs.2025.4912

  • Artigo de periodico

    A computational pipeline elucidating functions of conserved hypothetical Trypanosoma cruzi proteins based on public proteomic data (2024)

    Macedo-da-Silva, Janaina ; Mule, Simon Ngao ; Rosa-Fernandes, Livia ; Palmisano, Giuseppe

    Source: Advances in Protein Chemistry and Structural Biology. Unidade: ICB

    Subjects: PARASITOLOGIA, DOENÇA DE CHAGAS, PROTEÔMICA, TRYPANOSOMA CRUZI, PROTEÍNAS, HARDWARE

    Acesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      MACEDO-DA-SILVA, Janaina et al. A computational pipeline elucidating functions of conserved hypothetical Trypanosoma cruzi proteins based on public proteomic data. Advances in Protein Chemistry and Structural Biology, p. 401-428, 2024Tradução . . Disponível em: https://doi.org/10.1016/bs.apcsb.2023.07.002. Acesso em: 01 maio 2026.

    • APA

      Macedo-da-Silva, J., Mule, S. N., Rosa-Fernandes, L., & Palmisano, G. (2024). A computational pipeline elucidating functions of conserved hypothetical Trypanosoma cruzi proteins based on public proteomic data. Advances in Protein Chemistry and Structural Biology, 401-428. doi:10.1016/bs.apcsb.2023.07.002

    • NLM

      Macedo-da-Silva J, Mule SN, Rosa-Fernandes L, Palmisano G. A computational pipeline elucidating functions of conserved hypothetical Trypanosoma cruzi proteins based on public proteomic data [Internet]. Advances in Protein Chemistry and Structural Biology. 2024 ; 401-428.[citado 2026 maio 01 ] Available from: https://doi.org/10.1016/bs.apcsb.2023.07.002

    • Vancouver

      Macedo-da-Silva J, Mule SN, Rosa-Fernandes L, Palmisano G. A computational pipeline elucidating functions of conserved hypothetical Trypanosoma cruzi proteins based on public proteomic data [Internet]. Advances in Protein Chemistry and Structural Biology. 2024 ; 401-428.[citado 2026 maio 01 ] Available from: https://doi.org/10.1016/bs.apcsb.2023.07.002

  • Trabalho de evento

    A faster RLS-DCD adaptive filtering algorithm (2024)

    Moraes, Naomi James Sutcliffe de; Nascimento, Vítor Heloiz ; Vidal, Daniel da Costa; Prete Junior, Carlos Augusto ; Zakharov, Yuriy V

    Source: ISWCS. Conference titles: International Symposium on Wireless Communication Systems. Unidade: EP

    Subjects: WIRELESS, HARDWARE, VETORES, SISTEMA DE EQUAÇÕES INTEGRAIS LINEARES

    PrivadoAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      MORAES, Naomi James Sutcliffe de et al. A faster RLS-DCD adaptive filtering algorithm. 2024, Anais.. Piscataway: IEEE, 2024. Disponível em: http://dx.doi.org/10.1109/ISWCS61526.2024.10639158. Acesso em: 01 maio 2026.

    • APA

      Moraes, N. J. S. de, Nascimento, V. H., Vidal, D. da C., Prete Junior, C. A., & Zakharov, Y. V. (2024). A faster RLS-DCD adaptive filtering algorithm. In ISWCS. Piscataway: IEEE. doi:10.1109/ISWCS61526.2024.10639158

    • NLM

      Moraes NJS de, Nascimento VH, Vidal D da C, Prete Junior CA, Zakharov YV. A faster RLS-DCD adaptive filtering algorithm [Internet]. ISWCS. 2024 ;[citado 2026 maio 01 ] Available from: http://dx.doi.org/10.1109/ISWCS61526.2024.10639158

    • Vancouver

      Moraes NJS de, Nascimento VH, Vidal D da C, Prete Junior CA, Zakharov YV. A faster RLS-DCD adaptive filtering algorithm [Internet]. ISWCS. 2024 ;[citado 2026 maio 01 ] Available from: http://dx.doi.org/10.1109/ISWCS61526.2024.10639158

  • Artigo de periodico

    Hardware Trojan dataset of RISC-V and Web3 generated with ChatGPT-4 (2024)

    Hayashi, Victor Takashi ; Ruggiero, Wilson Vicente

    Source: Data. Unidade: EP

    Subjects: WORLD WIDE WEB, HARDWARE

    Versão PublicadaAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      HAYASHI, Victor Takashi e RUGGIERO, Wilson Vicente. Hardware Trojan dataset of RISC-V and Web3 generated with ChatGPT-4. Data, v. 9, n. 6, p. 1-15, 2024Tradução . . Disponível em: https://doi.org/10.3390/data9060082. Acesso em: 01 maio 2026.

    • APA

      Hayashi, V. T., & Ruggiero, W. V. (2024). Hardware Trojan dataset of RISC-V and Web3 generated with ChatGPT-4. Data, 9( 6), 1-15. doi:10.3390/data9060082

    • NLM

      Hayashi VT, Ruggiero WV. Hardware Trojan dataset of RISC-V and Web3 generated with ChatGPT-4 [Internet]. Data. 2024 ; 9( 6): 1-15.[citado 2026 maio 01 ] Available from: https://doi.org/10.3390/data9060082

    • Vancouver

      Hayashi VT, Ruggiero WV. Hardware Trojan dataset of RISC-V and Web3 generated with ChatGPT-4 [Internet]. Data. 2024 ; 9( 6): 1-15.[citado 2026 maio 01 ] Available from: https://doi.org/10.3390/data9060082

  • Dissertação (Mestrado)

    Projeto multiobjetivo e semi-automático de sistema embarcado em drones para inspeção não-invasiva de criadouros de Aedes aegypti (2023)

    Santos, Murilo Cunha dos; Delbem, Alexandre Cláudio Botazzo (Orientador)

    Unidade: ICMC

    Subjects: COMPUTAÇÃO EVOLUTIVA, PROGRAMAÇÃO MATEMÁTICA, SISTEMAS DE TEMPO-REAL, AERONAVES NÃO TRIPULADAS, HARDWARE, SOFTWARES, PROCESSAMENTO DE IMAGENS, SAÚDE PÚBLICA

    Acesso à fonteAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      SANTOS, Murilo Cunha dos. Projeto multiobjetivo e semi-automático de sistema embarcado em drones para inspeção não-invasiva de criadouros de Aedes aegypti. 2023. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2023. Disponível em: https://teses.usp.br/teses/disponiveis/55/55134/tde-13012026-171114/. Acesso em: 01 maio 2026.

    • APA

      Santos, M. C. dos. (2023). Projeto multiobjetivo e semi-automático de sistema embarcado em drones para inspeção não-invasiva de criadouros de Aedes aegypti (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://teses.usp.br/teses/disponiveis/55/55134/tde-13012026-171114/

    • NLM

      Santos MC dos. Projeto multiobjetivo e semi-automático de sistema embarcado em drones para inspeção não-invasiva de criadouros de Aedes aegypti [Internet]. 2023 ;[citado 2026 maio 01 ] Available from: https://teses.usp.br/teses/disponiveis/55/55134/tde-13012026-171114/

    • Vancouver

      Santos MC dos. Projeto multiobjetivo e semi-automático de sistema embarcado em drones para inspeção não-invasiva de criadouros de Aedes aegypti [Internet]. 2023 ;[citado 2026 maio 01 ] Available from: https://teses.usp.br/teses/disponiveis/55/55134/tde-13012026-171114/

  • Tese (Doutorado)

    Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs (2023)

    Souza Junior, Carlos Alberto Oliveira de ; Diniz, Pedro Nuno Cruz (coorient); Marques, Eduardo (Orientador)

    Unidade: ICMC

    Subjects: HARDWARE, CIRCUITOS FPGA, EQUAÇÕES DIFERENCIAIS ORDINÁRIAS

    Acesso à fonteAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      SOUZA JUNIOR, Carlos Alberto Oliveira de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs. 2023. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2023. Disponível em: https://teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/. Acesso em: 01 maio 2026.

    • APA

      Souza Junior, C. A. O. de. (2023). Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de https://teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/

    • NLM

      Souza Junior CAO de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs [Internet]. 2023 ;[citado 2026 maio 01 ] Available from: https://teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/

    • Vancouver

      Souza Junior CAO de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs [Internet]. 2023 ;[citado 2026 maio 01 ] Available from: https://teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/

  • Artigo de periodico

    A FAST hardware decoder optimized for template features to obtain order book Data in low latency (2023)

    Oliveira, Caio C. S ; Bonato, Vanderlei

    Source: Journal of Signal Processing Systems. Unidades: ICMC, EESC

    Subjects: HARDWARE, ANÁLISE DE DADOS

    Versão PublicadaAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      OLIVEIRA, Caio C. S e BONATO, Vanderlei. A FAST hardware decoder optimized for template features to obtain order book Data in low latency. Journal of Signal Processing Systems, v. 95, p. 559-567, 2023Tradução . . Disponível em: https://doi.org/10.1007/s11265-023-01850-2. Acesso em: 01 maio 2026.

    • APA

      Oliveira, C. C. S., & Bonato, V. (2023). A FAST hardware decoder optimized for template features to obtain order book Data in low latency. Journal of Signal Processing Systems, 95, 559-567. doi:10.1007/s11265-023-01850-2

    • NLM

      Oliveira CCS, Bonato V. A FAST hardware decoder optimized for template features to obtain order book Data in low latency [Internet]. Journal of Signal Processing Systems. 2023 ; 95 559-567.[citado 2026 maio 01 ] Available from: https://doi.org/10.1007/s11265-023-01850-2

    • Vancouver

      Oliveira CCS, Bonato V. A FAST hardware decoder optimized for template features to obtain order book Data in low latency [Internet]. Journal of Signal Processing Systems. 2023 ; 95 559-567.[citado 2026 maio 01 ] Available from: https://doi.org/10.1007/s11265-023-01850-2

  • Trabalho de evento-anais periodico

    Product development process for complex hardware-based solutions: current trends (2023)

    Romeral, Pedro Antonio de Albuquerque Felizola ; Zancul, Eduardo de Senzi ; Nakano, Davi Noboru

    Source: Procedia CIRP. Conference titles: CIRP Design Conference 2023. Unidade: EP

    Subjects: DESENVOLVIMENTO DE PRODUTOS, HARDWARE, SERVIÇOS, DESIGN, REVISÃO SISTEMÁTICA

    Versão PublicadaAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROMERAL, Pedro Antonio de Albuquerque Felizola e ZANCUL, Eduardo de Senzi e NAKANO, Davi Noboru. Product development process for complex hardware-based solutions: current trends. Procedia CIRP. Amsterdam: Escola Politécnica, Universidade de São Paulo. Disponível em: https://doi.org/10.1016/j.procir.2023.03.133. Acesso em: 01 maio 2026. , 2023

    • APA

      Romeral, P. A. de A. F., Zancul, E. de S., & Nakano, D. N. (2023). Product development process for complex hardware-based solutions: current trends. Procedia CIRP. Amsterdam: Escola Politécnica, Universidade de São Paulo. doi:10.1016/j.procir.2023.03.133

    • NLM

      Romeral PA de AF, Zancul E de S, Nakano DN. Product development process for complex hardware-based solutions: current trends [Internet]. Procedia CIRP. 2023 ; 119 885-890.[citado 2026 maio 01 ] Available from: https://doi.org/10.1016/j.procir.2023.03.133

    • Vancouver

      Romeral PA de AF, Zancul E de S, Nakano DN. Product development process for complex hardware-based solutions: current trends [Internet]. Procedia CIRP. 2023 ; 119 885-890.[citado 2026 maio 01 ] Available from: https://doi.org/10.1016/j.procir.2023.03.133

  • Parte de monografia/livro

    Computação: ciência, engenharia e arte (2022)

    Medeiros, Claudia Maria Bauzer ; Carvalho, André Carlos Ponce de Leon Ferreira de ; Nakaya, Helder Takashi Imoto ; Romano, João Marcos Travassos; Zuffo, Marcelo Knörich ; Almeida, Virgilio Augusto Fernandes

    Source: FAPESP 60 anos : a ciência no desenvolvimento nacional. Unidades: ICMC, EP

    Subjects: COMPUTAÇÃO APLICADA, BIG DATA, CIDADES INTELIGENTES, BIOINFORMÁTICA, ALGORITMOS E ESTRUTURAS DE DADOS, HARDWARE

    Versão PublicadaAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      MEDEIROS, Claudia Maria Bauzer et al. Computação: ciência, engenharia e arte. FAPESP 60 anos : a ciência no desenvolvimento nacional. Tradução . São Carlos: Cubo, 2022. . Disponível em: https://doi.org/10.4322/978-65-86819-27-4.1000005. Acesso em: 01 maio 2026.

    • APA

      Medeiros, C. M. B., Carvalho, A. C. P. de L. F. de, Nakaya, H. T. I., Romano, J. M. T., Zuffo, M. K., & Almeida, V. A. F. (2022). Computação: ciência, engenharia e arte. In FAPESP 60 anos : a ciência no desenvolvimento nacional. São Carlos: Cubo. doi:10.4322/978-65-86819-27-4.1000005

    • NLM

      Medeiros CMB, Carvalho ACP de LF de, Nakaya HTI, Romano JMT, Zuffo MK, Almeida VAF. Computação: ciência, engenharia e arte [Internet]. In: FAPESP 60 anos : a ciência no desenvolvimento nacional. São Carlos: Cubo; 2022. [citado 2026 maio 01 ] Available from: https://doi.org/10.4322/978-65-86819-27-4.1000005

    • Vancouver

      Medeiros CMB, Carvalho ACP de LF de, Nakaya HTI, Romano JMT, Zuffo MK, Almeida VAF. Computação: ciência, engenharia e arte [Internet]. In: FAPESP 60 anos : a ciência no desenvolvimento nacional. São Carlos: Cubo; 2022. [citado 2026 maio 01 ] Available from: https://doi.org/10.4322/978-65-86819-27-4.1000005

  • Dissertação (Mestrado)

    Desenvolvimento de um Hardware in the Loop (HiL) de um sistema de frenagem com ABS hidráulico (2021)

    Silva, Nouriandres Liborio; Laganá, Armando Antonio Maria (Orientador)

    Unidade: EP

    Subjects: FRENAGEM, HARDWARE

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      SILVA, Nouriandres Liborio. Desenvolvimento de um Hardware in the Loop (HiL) de um sistema de frenagem com ABS hidráulico. 2021. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2021. Disponível em: https://www.teses.usp.br/teses/disponiveis/3/3142/tde-25102021-150656/. Acesso em: 01 maio 2026.

    • APA

      Silva, N. L. (2021). Desenvolvimento de um Hardware in the Loop (HiL) de um sistema de frenagem com ABS hidráulico (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de https://www.teses.usp.br/teses/disponiveis/3/3142/tde-25102021-150656/

    • NLM

      Silva NL. Desenvolvimento de um Hardware in the Loop (HiL) de um sistema de frenagem com ABS hidráulico [Internet]. 2021 ;[citado 2026 maio 01 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3142/tde-25102021-150656/

    • Vancouver

      Silva NL. Desenvolvimento de um Hardware in the Loop (HiL) de um sistema de frenagem com ABS hidráulico [Internet]. 2021 ;[citado 2026 maio 01 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3142/tde-25102021-150656/

  • Artigo de periodico

    Fast resource and timing aware design optimisation for high-level synthesis (2021)

    Perina, André Bannwart ; Silitonga, Arthur ; Becker, Jürgen ; Bonato, Vanderlei

    Source: IEEE Transactions on Computers. Unidade: ICMC

    Subjects: HARDWARE, ANÁLISE DE DESEMPENHO

    PrivadoAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      PERINA, André Bannwart et al. Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, v. 70, n. 12, p. 2070-2082, 2021Tradução . . Disponível em: https://doi.org/10.1109/TC.2021.3112260. Acesso em: 01 maio 2026.

    • APA

      Perina, A. B., Silitonga, A., Becker, J., & Bonato, V. (2021). Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, 70( 12), 2070-2082. doi:10.1109/TC.2021.3112260

    • NLM

      Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2026 maio 01 ] Available from: https://doi.org/10.1109/TC.2021.3112260

    • Vancouver

      Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2026 maio 01 ] Available from: https://doi.org/10.1109/TC.2021.3112260

  • Artigo de periodico

    Non-iterative SDC modulo scheduling for high-level synthesis (2021)

    Rosa, Leandro de Souza ; Bouganis, Christos-Savvas ; Bonato, Vanderlei

    Source: Microprocessors and Microsystems. Unidade: ICMC

    Subjects: LAÇOS, HARDWARE, TEMPO

    PrivadoAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, v. 86, p. 1-13, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.micpro.2021.104334. Acesso em: 01 maio 2026.

    • APA

      Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2021). Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, 86, 1-13. doi:10.1016/j.micpro.2021.104334

    • NLM

      Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2026 maio 01 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334

    • Vancouver

      Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2026 maio 01 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334

  • Artigo de periodico

    Class-specific early exit design methodology for convolutional neural networks (2021)

    Bonato, Vanderlei ; Bouganis, Christos-Savvas

    Source: Applied Soft Computing Journal. Unidade: ICMC

    Subjects: HARDWARE, INFERÊNCIA, CONSUMO DE ENERGIA ELÉTRICA

    PrivadoAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      BONATO, Vanderlei e BOUGANIS, Christos-Savvas. Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, v. 107, p. 1-12, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.asoc.2021.107316. Acesso em: 01 maio 2026.

    • APA

      Bonato, V., & Bouganis, C. -S. (2021). Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, 107, 1-12. doi:10.1016/j.asoc.2021.107316

    • NLM

      Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.[citado 2026 maio 01 ] Available from: https://doi.org/10.1016/j.asoc.2021.107316

    • Vancouver

      Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.[citado 2026 maio 01 ] Available from: https://doi.org/10.1016/j.asoc.2021.107316

1 - 20 (138 records)

Digital Library of Intellectual Production of Universidade de São Paulo     2012 - 2026