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  • Artigo de periodico

    Memory aware design optimisation for high-level synthesis (2024)

    Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei

    Source: Journal of Signal Processing Systems. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, ARQUITETURA DE SOFTWARE

    Disponível em 2026-01-01Acesso à fonteDOIHow to cite
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    • ABNT

      PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. Memory aware design optimisation for high-level synthesis. Journal of Signal Processing Systems, v. No 2024, n. 11, p. 651-671, 2024Tradução . . Disponível em: https://doi.org/10.1007/s11265-024-01938-3. Acesso em: 28 jun. 2025.

    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2024). Memory aware design optimisation for high-level synthesis. Journal of Signal Processing Systems, No 2024( 11), 651-671. doi:10.1007/s11265-024-01938-3

    • NLM

      Perina AB, Becker J, Bonato V. Memory aware design optimisation for high-level synthesis [Internet]. Journal of Signal Processing Systems. 2024 ; No 2024( 11): 651-671.[citado 2025 jun. 28 ] Available from: https://doi.org/10.1007/s11265-024-01938-3

    • Vancouver

      Perina AB, Becker J, Bonato V. Memory aware design optimisation for high-level synthesis [Internet]. Journal of Signal Processing Systems. 2024 ; No 2024( 11): 651-671.[citado 2025 jun. 28 ] Available from: https://doi.org/10.1007/s11265-024-01938-3

  • Artigo de periodico

    Effective and unburdensome forecast of highway traffic flow with adaptive computing (2021)

    Alves, Matheus Aparecido do Carmo; Cordeiro, Robson Leonardo Ferreira

    Source: Knowledge-Based Systems. Unidade: ICMC

    Subjects: PREVISÃO (ANÁLISE DE SÉRIES TEMPORAIS), COMPUTAÇÃO RECONFIGURÁVEL, TRÁFEGO RODOVIÁRIO

    PrivadoAcesso à fonteDOIHow to cite
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    • ABNT

      ALVES, Matheus Aparecido do Carmo e CORDEIRO, Robson Leonardo Ferreira. Effective and unburdensome forecast of highway traffic flow with adaptive computing. Knowledge-Based Systems, v. 212, n. Ja 2021, p. 1-13, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.knosys.2020.106603. Acesso em: 28 jun. 2025.

    • APA

      Alves, M. A. do C., & Cordeiro, R. L. F. (2021). Effective and unburdensome forecast of highway traffic flow with adaptive computing. Knowledge-Based Systems, 212( Ja 2021), 1-13. doi:10.1016/j.knosys.2020.106603

    • NLM

      Alves MA do C, Cordeiro RLF. Effective and unburdensome forecast of highway traffic flow with adaptive computing [Internet]. Knowledge-Based Systems. 2021 ; 212( Ja 2021): 1-13.[citado 2025 jun. 28 ] Available from: https://doi.org/10.1016/j.knosys.2020.106603

    • Vancouver

      Alves MA do C, Cordeiro RLF. Effective and unburdensome forecast of highway traffic flow with adaptive computing [Internet]. Knowledge-Based Systems. 2021 ; 212( Ja 2021): 1-13.[citado 2025 jun. 28 ] Available from: https://doi.org/10.1016/j.knosys.2020.106603

  • Artigo de periodico

    Low-latency reconfigurable entropy digital true random number generator with bias detection and correction (2020)

    Carreira, Leonardo Bosco; Danielson, Paige; Rahimi, Arya A.; Luppe, Maximiliam ; Gupta, Subhanshu

    Source: IEEE Transactions on Circuits and Systems - Part 1 : regular papers. Unidade: EESC

    Subjects: CONSUMO DE ENERGIA ELÉTRICA, COMPUTAÇÃO RECONFIGURÁVEL, ENGENHARIA ELÉTRICA

    PrivadoAcesso à fonteDOIHow to cite
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    • ABNT

      CARREIRA, Leonardo Bosco et al. Low-latency reconfigurable entropy digital true random number generator with bias detection and correction. IEEE Transactions on Circuits and Systems - Part 1 : regular papers, v. 67, n. 5, p. 1562-1575, 2020Tradução . . Disponível em: https://doi.org/10.1109/TCSI.2019.2960694. Acesso em: 28 jun. 2025.

    • APA

      Carreira, L. B., Danielson, P., Rahimi, A. A., Luppe, M., & Gupta, S. (2020). Low-latency reconfigurable entropy digital true random number generator with bias detection and correction. IEEE Transactions on Circuits and Systems - Part 1 : regular papers, 67( 5), 1562-1575. doi:10.1109/TCSI.2019.2960694

    • NLM

      Carreira LB, Danielson P, Rahimi AA, Luppe M, Gupta S. Low-latency reconfigurable entropy digital true random number generator with bias detection and correction [Internet]. IEEE Transactions on Circuits and Systems - Part 1 : regular papers. 2020 ; 67( 5): 1562-1575.[citado 2025 jun. 28 ] Available from: https://doi.org/10.1109/TCSI.2019.2960694

    • Vancouver

      Carreira LB, Danielson P, Rahimi AA, Luppe M, Gupta S. Low-latency reconfigurable entropy digital true random number generator with bias detection and correction [Internet]. IEEE Transactions on Circuits and Systems - Part 1 : regular papers. 2020 ; 67( 5): 1562-1575.[citado 2025 jun. 28 ] Available from: https://doi.org/10.1109/TCSI.2019.2960694

  • Artigo de periodico

    Scaling up modulo scheduling for high-level synthesis (2019)

    Rosa, Leandro de Souza; Bouganis, Christos-Savvas; Bonato, Vanderlei

    Source: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. Unidade: ICMC

    Subjects: CIRCUITOS FPGA, ALGORITMOS GENÉTICOS, COMPUTAÇÃO RECONFIGURÁVEL, ALGORITMOS DE SCHEDULING, SCHEDULING

    Acesso à fonteDOIHow to cite
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    • ABNT

      ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, v. 38, n. 5, p. 912-925, 2019Tradução . . Disponível em: https://doi.org/10.1109/TCAD.2018.2834440. Acesso em: 28 jun. 2025.

    • APA

      Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2019). Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 38( 5), 912-925. doi:10.1109/TCAD.2018.2834440

    • NLM

      Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2025 jun. 28 ] Available from: https://doi.org/10.1109/TCAD.2018.2834440

    • Vancouver

      Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2025 jun. 28 ] Available from: https://doi.org/10.1109/TCAD.2018.2834440

  • Artigo de periodico

    A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA (2018)

    Rosa, Leandro de Souza; Dasu, Aravind; Diniz, Pedro C.; Bonato, Vanderlei

    Source: Journal of Signal Processing Systems. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, ROBÓTICA, COMPUTAÇÃO EVOLUTIVA

    Acesso à fonteDOIHow to cite
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    • ABNT

      ROSA, Leandro de Souza et al. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, v. 90, n. 3, p. 357-369, 2018Tradução . . Disponível em: https://doi.org/10.1007/s11265-017-1243-9. Acesso em: 28 jun. 2025.

    • APA

      Rosa, L. de S., Dasu, A., Diniz, P. C., & Bonato, V. (2018). A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, 90( 3), 357-369. doi:10.1007/s11265-017-1243-9

    • NLM

      Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.[citado 2025 jun. 28 ] Available from: https://doi.org/10.1007/s11265-017-1243-9

    • Vancouver

      Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.[citado 2025 jun. 28 ] Available from: https://doi.org/10.1007/s11265-017-1243-9

  • Dissertação (Mestrado)

    Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas (2018)

    Santos, Rafael Ribeiro dos; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Subjects: ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES, COMPUTAÇÃO RECONFIGURÁVEL, FRAMEWORKS

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      SANTOS, Rafael Ribeiro dos. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas. 2018. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2018. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/. Acesso em: 28 jun. 2025.

    • APA

      Santos, R. R. dos. (2018). Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/

    • NLM

      Santos RR dos. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. 2018 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/

    • Vancouver

      Santos RR dos. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. 2018 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/

  • Artigo de periodico-carta/editorial

    Special issue on applied reconfigurable computing [Editorial] (2017)

    Bouganis, Christos-Savvas; Gorgon, Marek; Bonato, Vanderlei

    Source: Microprocessors and Microsystems. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

    Acesso à fonteDOIHow to cite
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    • ABNT

      BOUGANIS, Christos-Savvas e GORGON, Marek e BONATO, Vanderlei. Special issue on applied reconfigurable computing [Editorial]. Microprocessors and Microsystems. Amsterdam: Instituto de Ciências Matemáticas e de Computação, Universidade de São Paulo. Disponível em: https://doi.org/10.1016/j.micpro.2017.05.010. Acesso em: 28 jun. 2025. , 2017

    • APA

      Bouganis, C. -S., Gorgon, M., & Bonato, V. (2017). Special issue on applied reconfigurable computing [Editorial]. Microprocessors and Microsystems. Amsterdam: Instituto de Ciências Matemáticas e de Computação, Universidade de São Paulo. doi:10.1016/j.micpro.2017.05.010

    • NLM

      Bouganis C-S, Gorgon M, Bonato V. Special issue on applied reconfigurable computing [Editorial] [Internet]. Microprocessors and Microsystems. 2017 ; 52 1.[citado 2025 jun. 28 ] Available from: https://doi.org/10.1016/j.micpro.2017.05.010

    • Vancouver

      Bouganis C-S, Gorgon M, Bonato V. Special issue on applied reconfigurable computing [Editorial] [Internet]. Microprocessors and Microsystems. 2017 ; 52 1.[citado 2025 jun. 28 ] Available from: https://doi.org/10.1016/j.micpro.2017.05.010

  • Monografia/livro-ed/org

    Applied Reconfigurable Computing (2016)

    Bonato, Vanderlei (Editor) ; Bouganis, Christos (Editor); Gorgon, Marek (Editor)

    Conference titles: International Symposium Applied Reconfigurable Computing. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

    Acesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      Applied Reconfigurable Computing. . Cham: Springer International Publishing. Disponível em: https://doi.org/10.1007/978-3-319-30481-6. Acesso em: 28 jun. 2025. , 2016

    • APA

      Applied Reconfigurable Computing. (2016). Applied Reconfigurable Computing. Cham: Springer International Publishing. doi:10.1007/978-3-319-30481-6

    • NLM

      Applied Reconfigurable Computing [Internet]. 2016 ;[citado 2025 jun. 28 ] Available from: https://doi.org/10.1007/978-3-319-30481-6

    • Vancouver

      Applied Reconfigurable Computing [Internet]. 2016 ;[citado 2025 jun. 28 ] Available from: https://doi.org/10.1007/978-3-319-30481-6

  • Tese (Doutorado)

    Seletor adaptativo de tecnologia de comunicação para nós multitecnológicos em aplicações agrícolas (2016)

    Barros, Marcelo Freire de; Cugnasca, Carlos Eduardo (Orientador)

    Unidade: EP

    Subjects: WIRELESS, AGRICULTURA DE PRECISÃO, COMUNICAÇÕES DIGITAIS, COMPUTAÇÃO RECONFIGURÁVEL, INTERNET DAS COISAS

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      BARROS, Marcelo Freire de. Seletor adaptativo de tecnologia de comunicação para nós multitecnológicos em aplicações agrícolas. 2016. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-14122016-084744/. Acesso em: 28 jun. 2025.

    • APA

      Barros, M. F. de. (2016). Seletor adaptativo de tecnologia de comunicação para nós multitecnológicos em aplicações agrícolas (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3141/tde-14122016-084744/

    • NLM

      Barros MF de. Seletor adaptativo de tecnologia de comunicação para nós multitecnológicos em aplicações agrícolas [Internet]. 2016 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-14122016-084744/

    • Vancouver

      Barros MF de. Seletor adaptativo de tecnologia de comunicação para nós multitecnológicos em aplicações agrícolas [Internet]. 2016 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-14122016-084744/

  • Dissertação (Mestrado)

    P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 (2016)

    Almeida Júnior, Carlos Roberto Pereira; Marques, Eduardo (Orientador)

    Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, SISTEMAS EMBUTIDOS

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ALMEIDA JÚNIOR, Carlos Roberto Pereira. P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3. 2016. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/. Acesso em: 28 jun. 2025.

    • APA

      Almeida Júnior, C. R. P. (2016). P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/

    • NLM

      Almeida Júnior CRP. P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 [Internet]. 2016 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/

    • Vancouver

      Almeida Júnior CRP. P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 [Internet]. 2016 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/

  • Tese (Doutorado)

    ChipCflow: tool for convert C code in a static dataflow architecture in reconfigurable hardware (2015)

    Silva, Antonio Carlos Fernandes da; Silva, Jorge Luiz e (Orientador)

    Unidade: ICMC

    Subjects: VHDL, ARQUITETURA RECONFIGURÁVEL, COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      SILVA, Antonio Carlos Fernandes da. ChipCflow: tool for convert C code in a static dataflow architecture in reconfigurable hardware. 2015. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2015. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30062015-141638/. Acesso em: 28 jun. 2025.

    • APA

      Silva, A. C. F. da. (2015). ChipCflow: tool for convert C code in a static dataflow architecture in reconfigurable hardware (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30062015-141638/

    • NLM

      Silva ACF da. ChipCflow: tool for convert C code in a static dataflow architecture in reconfigurable hardware [Internet]. 2015 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30062015-141638/

    • Vancouver

      Silva ACF da. ChipCflow: tool for convert C code in a static dataflow architecture in reconfigurable hardware [Internet]. 2015 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30062015-141638/

  • Trabalho de evento-resumo

    Parameterizable ethernet network-on-chip architecture on FPGA (2015)

    Cunha Junior, Helio Fernandes da; Silva, Bruno de Abreu; Bonato, Vanderlei

    Source: Proceedings. Conference titles: Euromicro Conference on Digital System Design - DSD. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

    Acesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      CUNHA JUNIOR, Helio Fernandes da e SILVA, Bruno de Abreu e BONATO, Vanderlei. Parameterizable ethernet network-on-chip architecture on FPGA. 2015, Anais.. Los Alamitos, CA: IEEE, 2015. Disponível em: https://doi.org/10.1109/DSD.2015.101. Acesso em: 28 jun. 2025.

    • APA

      Cunha Junior, H. F. da, Silva, B. de A., & Bonato, V. (2015). Parameterizable ethernet network-on-chip architecture on FPGA. In Proceedings. Los Alamitos, CA: IEEE. doi:10.1109/DSD.2015.101

    • NLM

      Cunha Junior HF da, Silva B de A, Bonato V. Parameterizable ethernet network-on-chip architecture on FPGA [Internet]. Proceedings. 2015 ;[citado 2025 jun. 28 ] Available from: https://doi.org/10.1109/DSD.2015.101

    • Vancouver

      Cunha Junior HF da, Silva B de A, Bonato V. Parameterizable ethernet network-on-chip architecture on FPGA [Internet]. Proceedings. 2015 ;[citado 2025 jun. 28 ] Available from: https://doi.org/10.1109/DSD.2015.101

  • Tese (Livre Docência)

    Modelagem, otimização e prototipação de sistemas embarcados em FPGA (2014)

    Bonato, Vanderlei

    Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO RECONFIGURÁVEL, ROBÔS, COMPUTAÇÃO EVOLUTIVA

    How to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      BONATO, Vanderlei. Modelagem, otimização e prototipação de sistemas embarcados em FPGA. 2014. Tese (Livre Docência) – Universidade de São Paulo, São Carlos, 2014. . Acesso em: 28 jun. 2025.

    • APA

      Bonato, V. (2014). Modelagem, otimização e prototipação de sistemas embarcados em FPGA (Tese (Livre Docência). Universidade de São Paulo, São Carlos.

    • NLM

      Bonato V. Modelagem, otimização e prototipação de sistemas embarcados em FPGA. 2014 ;[citado 2025 jun. 28 ]

    • Vancouver

      Bonato V. Modelagem, otimização e prototipação de sistemas embarcados em FPGA. 2014 ;[citado 2025 jun. 28 ]

  • Dissertação (Mestrado)

    Otimização de memória cache em tempo de execução para o processador embarcado LEON3 (2014)

    Cuminato, Lucas Albers; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, HARDWARE (ARQUITETURA), ROBÔS

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      CUMINATO, Lucas Albers. Otimização de memória cache em tempo de execução para o processador embarcado LEON3. 2014. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2014. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-22092014-161846/. Acesso em: 28 jun. 2025.

    • APA

      Cuminato, L. A. (2014). Otimização de memória cache em tempo de execução para o processador embarcado LEON3 (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-22092014-161846/

    • NLM

      Cuminato LA. Otimização de memória cache em tempo de execução para o processador embarcado LEON3 [Internet]. 2014 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-22092014-161846/

    • Vancouver

      Cuminato LA. Otimização de memória cache em tempo de execução para o processador embarcado LEON3 [Internet]. 2014 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-22092014-161846/

  • Tese (Doutorado)

    Filtragem de Kalman não linear com redes neurais embarcada em uma arquitetura reconfigurável para uso na tomografia de Raios-X para amostras da física de solos (2013)

    Laia, Marcos Antonio de Matos; Cruvinel, Paulo Estevão (Orientador)

    Unidade: IFSC

    Subjects: FÍSICA COMPUTACIONAL, COMPUTAÇÃO RECONFIGURÁVEL

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      LAIA, Marcos Antonio de Matos. Filtragem de Kalman não linear com redes neurais embarcada em uma arquitetura reconfigurável para uso na tomografia de Raios-X para amostras da física de solos. 2013. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2013. Disponível em: http://www.teses.usp.br/teses/disponiveis/76/76132/tde-26082013-164656/. Acesso em: 28 jun. 2025.

    • APA

      Laia, M. A. de M. (2013). Filtragem de Kalman não linear com redes neurais embarcada em uma arquitetura reconfigurável para uso na tomografia de Raios-X para amostras da física de solos (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/76/76132/tde-26082013-164656/

    • NLM

      Laia MA de M. Filtragem de Kalman não linear com redes neurais embarcada em uma arquitetura reconfigurável para uso na tomografia de Raios-X para amostras da física de solos [Internet]. 2013 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/76/76132/tde-26082013-164656/

    • Vancouver

      Laia MA de M. Filtragem de Kalman não linear com redes neurais embarcada em uma arquitetura reconfigurável para uso na tomografia de Raios-X para amostras da física de solos [Internet]. 2013 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/76/76132/tde-26082013-164656/

  • Tese (Doutorado)

    Co-projeto de hardware e software de um escalonador de processos para arquiteturas multicore heterogêneas baseadas em computação reconfigurável (2013)

    Bueno, Maikon Adiles Fernandez; Marques, Eduardo (Orientador)

    Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, HEURÍSTICA, HARDWARE (ENSINO)

    Acesso à fonteHow to cite
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    • ABNT

      BUENO, Maikon Adiles Fernandez. Co-projeto de hardware e software de um escalonador de processos para arquiteturas multicore heterogêneas baseadas em computação reconfigurável. 2013. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2013. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-29012014-105417/. Acesso em: 28 jun. 2025.

    • APA

      Bueno, M. A. F. (2013). Co-projeto de hardware e software de um escalonador de processos para arquiteturas multicore heterogêneas baseadas em computação reconfigurável (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-29012014-105417/

    • NLM

      Bueno MAF. Co-projeto de hardware e software de um escalonador de processos para arquiteturas multicore heterogêneas baseadas em computação reconfigurável [Internet]. 2013 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-29012014-105417/

    • Vancouver

      Bueno MAF. Co-projeto de hardware e software de um escalonador de processos para arquiteturas multicore heterogêneas baseadas em computação reconfigurável [Internet]. 2013 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-29012014-105417/

  • Dissertação (Mestrado)

    Co-projeto hardware/software para cálculo de fluxo ótico (2013)

    Lobo, Tiago Mendonça; Marques, Eduardo (Orientador)

    Unidade: ICMC

    Subjects: CIRCUITOS FPGA, COMPUTAÇÃO RECONFIGURÁVEL, PROGRAMAÇÃO CONCORRENTE, HARDWARE (ENSINO)

    Acesso à fonteHow to cite
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    • ABNT

      LOBO, Tiago Mendonça. Co-projeto hardware/software para cálculo de fluxo ótico. 2013. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2013. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-28082013-094816/. Acesso em: 28 jun. 2025.

    • APA

      Lobo, T. M. Ã. §a. (2013). Co-projeto hardware/software para cálculo de fluxo ótico (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-28082013-094816/

    • NLM

      Lobo TMça. Co-projeto hardware/software para cálculo de fluxo ótico [Internet]. 2013 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-28082013-094816/

    • Vancouver

      Lobo TMça. Co-projeto hardware/software para cálculo de fluxo ótico [Internet]. 2013 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-28082013-094816/

  • Dissertação (Mestrado)

    Um gerador de sistemas embarcados a partir de modelo independente de plataforma baseado no perfil MARTE (2013)

    Farias Filho, Roberto de Medeiros; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, VISÃO COMPUTACIONAL, COMPUTAÇÃO RECONFIGURÁVEL

    Acesso à fonteHow to cite
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    • ABNT

      FARIAS FILHO, Roberto de Medeiros. Um gerador de sistemas embarcados a partir de modelo independente de plataforma baseado no perfil MARTE. 2013. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2013. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24072013-161420/. Acesso em: 28 jun. 2025.

    • APA

      Farias Filho, R. de M. (2013). Um gerador de sistemas embarcados a partir de modelo independente de plataforma baseado no perfil MARTE (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24072013-161420/

    • NLM

      Farias Filho R de M. Um gerador de sistemas embarcados a partir de modelo independente de plataforma baseado no perfil MARTE [Internet]. 2013 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24072013-161420/

    • Vancouver

      Farias Filho R de M. Um gerador de sistemas embarcados a partir de modelo independente de plataforma baseado no perfil MARTE [Internet]. 2013 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24072013-161420/

  • Dissertação (Mestrado)

    Algorithmic graph unification and simulations for haplotype networks (2012)

    Guiraldelli, Ricardo Henrique Gracini; Rocha, Ricardo Luis de Azevedo da (Orientador)

    Unidade: EP

    Subjects: TEORIA DOS GRAFOS, BIOINFORMÁTICA, FILOGENIA, GENÉTICA DE POPULAÇÕES, COMPUTAÇÃO RECONFIGURÁVEL, SIMULAÇÃO DE SISTEMAS

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      GUIRALDELLI, Ricardo Henrique Gracini. Algorithmic graph unification and simulations for haplotype networks. 2012. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2012. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-11062013-102421/. Acesso em: 28 jun. 2025.

    • APA

      Guiraldelli, R. H. G. (2012). Algorithmic graph unification and simulations for haplotype networks (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3141/tde-11062013-102421/

    • NLM

      Guiraldelli RHG. Algorithmic graph unification and simulations for haplotype networks [Internet]. 2012 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-11062013-102421/

    • Vancouver

      Guiraldelli RHG. Algorithmic graph unification and simulations for haplotype networks [Internet]. 2012 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-11062013-102421/

  • Dissertação (Mestrado)

    Técnicas de profiling para o co-projeto de hardware e software baseado em computação reconfigurável aplicadas ao processador softcore Nios II da Altera (2012)

    Kiehn, Luiz Henrique; Marques, Eduardo (Orientador)

    Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, HARDWARE (ENSINO), CIÊNCIA DA COMPUTAÇÃO (SISTEMAS COMPUTACIONAIS)

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      KIEHN, Luiz Henrique. Técnicas de profiling para o co-projeto de hardware e software baseado em computação reconfigurável aplicadas ao processador softcore Nios II da Altera. 2012. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2012. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24012013-104256/. Acesso em: 28 jun. 2025.

    • APA

      Kiehn, L. H. (2012). Técnicas de profiling para o co-projeto de hardware e software baseado em computação reconfigurável aplicadas ao processador softcore Nios II da Altera (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24012013-104256/

    • NLM

      Kiehn LH. Técnicas de profiling para o co-projeto de hardware e software baseado em computação reconfigurável aplicadas ao processador softcore Nios II da Altera [Internet]. 2012 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24012013-104256/

    • Vancouver

      Kiehn LH. Técnicas de profiling para o co-projeto de hardware e software baseado em computação reconfigurável aplicadas ao processador softcore Nios II da Altera [Internet]. 2012 ;[citado 2025 jun. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24012013-104256/

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