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Dissertação (Mestrado)
Digital magnetic resonance spectrometer (DMRS) from CIERMag: calibration and relaxometry measurements methodology (2023)
Teixeira, Julia Marcolan; Tannus, Alberto (Orientador)
Unidade: IFSC
Subjects: RESSONÂNCIA MAGNÉTICA NUCLEAR, ESPECTROMETRIA, SISTEMAS EMBUTIDOS
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ABNT
TEIXEIRA, Julia Marcolan. Digital magnetic resonance spectrometer (DMRS) from CIERMag: calibration and relaxometry measurements methodology. 2023. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2023. Disponível em: https://www.teses.usp.br/teses/disponiveis/76/76135/tde-14022023-115956/. Acesso em: 04 set. 2024.
APA
Teixeira, J. M. (2023). Digital magnetic resonance spectrometer (DMRS) from CIERMag: calibration and relaxometry measurements methodology (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/76/76135/tde-14022023-115956/
NLM
Teixeira JM. Digital magnetic resonance spectrometer (DMRS) from CIERMag: calibration and relaxometry measurements methodology [Internet]. 2023 ;[citado 2024 set. 04 ] Available from: https://www.teses.usp.br/teses/disponiveis/76/76135/tde-14022023-115956/
Vancouver
Teixeira JM. Digital magnetic resonance spectrometer (DMRS) from CIERMag: calibration and relaxometry measurements methodology [Internet]. 2023 ;[citado 2024 set. 04 ] Available from: https://www.teses.usp.br/teses/disponiveis/76/76135/tde-14022023-115956/
Artigo de periodico
A FAST hardware decoder optimized for template features to obtain order book Data in low latency (2023)
Oliveira, Caio C. S ; Bonato, Vanderlei
Source: Journal of Signal Processing Systems. Unidades: ICMC, EESC
Subjects: HARDWARE, ANÁLISE DE DADOS
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ABNT
OLIVEIRA, Caio C. S e BONATO, Vanderlei. A FAST hardware decoder optimized for template features to obtain order book Data in low latency. Journal of Signal Processing Systems, v. 95, p. 559-567, 2023Tradução . . Disponível em: https://doi.org/10.1007/s11265-023-01850-2. Acesso em: 04 set. 2024.
APA
Oliveira, C. C. S., & Bonato, V. (2023). A FAST hardware decoder optimized for template features to obtain order book Data in low latency. Journal of Signal Processing Systems, 95, 559-567. doi:10.1007/s11265-023-01850-2
NLM
Oliveira CCS, Bonato V. A FAST hardware decoder optimized for template features to obtain order book Data in low latency [Internet]. Journal of Signal Processing Systems. 2023 ; 95 559-567.[citado 2024 set. 04 ] Available from: https://doi.org/10.1007/s11265-023-01850-2
Vancouver
Oliveira CCS, Bonato V. A FAST hardware decoder optimized for template features to obtain order book Data in low latency [Internet]. Journal of Signal Processing Systems. 2023 ; 95 559-567.[citado 2024 set. 04 ] Available from: https://doi.org/10.1007/s11265-023-01850-2
Dissertação (Mestrado)
A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (2022)
Oliveira, Caio César Soares; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: ANÁLISE DE DADOS, TEMPO-REAL, CIRCUITOS FPGA, PROCESSAMENTO DE DADOS, SOFTWARES
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ABNT
OLIVEIRA, Caio César Soares. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency. 2022. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/. Acesso em: 04 set. 2024.
APA
Oliveira, C. C. S. (2022). A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
NLM
Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2024 set. 04 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
Vancouver
Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2024 set. 04 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
Trabalho de evento-resumo
Simulando sinal de ressonância magnética com FPGA (2021)
Santos, Caroline Maria Rocha dos
Source: Livro de Resumos. Conference titles: Semana Integrada do Instituto de Física de São Carlos - SIFSC. Unidade: IFSC
Subjects: METODOLOGIA E TÉCNICAS DE PROGRAMAÇÃO, ALGORITMOS E ESTRUTURAS DE DADOS, RESSONÂNCIA MAGNÉTICA NUCLEAR
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ABNT
SANTOS, Caroline Maria Rocha dos. Simulando sinal de ressonância magnética com FPGA. 2021, Anais.. São Carlos: Instituto de Física de São Carlos - IFSC, 2021. Disponível em: https://repositorio.usp.br/directbitstream/f3751ed2-9fd6-443b-a275-1e4c077ed649/3052092.pdf. Acesso em: 04 set. 2024.
APA
Santos, C. M. R. dos. (2021). Simulando sinal de ressonância magnética com FPGA. In Livro de Resumos. São Carlos: Instituto de Física de São Carlos - IFSC. Recuperado de https://repositorio.usp.br/directbitstream/f3751ed2-9fd6-443b-a275-1e4c077ed649/3052092.pdf
NLM
Santos CMR dos. Simulando sinal de ressonância magnética com FPGA [Internet]. Livro de Resumos. 2021 ;[citado 2024 set. 04 ] Available from: https://repositorio.usp.br/directbitstream/f3751ed2-9fd6-443b-a275-1e4c077ed649/3052092.pdf
Vancouver
Santos CMR dos. Simulando sinal de ressonância magnética com FPGA [Internet]. Livro de Resumos. 2021 ;[citado 2024 set. 04 ] Available from: https://repositorio.usp.br/directbitstream/f3751ed2-9fd6-443b-a275-1e4c077ed649/3052092.pdf
Mestrado Profissionalizante
Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag (2020)
Batista, João Carlos; Tannus, Alberto (Orientador)
Unidade: ICMC
Subjects: CIRCUITOS FPGA, SISTEMAS EMBUTIDOS, ESPECTROSCOPIA DE RESSONÂNCIA MAGNÉTICA NUCLEAR, INTERFACE GRÁFICA
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ABNT
BATISTA, João Carlos. Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag. 2020. Mestrado Profissionalizante – Universidade de São Paulo, São Carlos, 2020. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55137/tde-09112020-183839/. Acesso em: 04 set. 2024.
APA
Batista, J. C. (2020). Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag (Mestrado Profissionalizante). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55137/tde-09112020-183839/
NLM
Batista JC. Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag [Internet]. 2020 ;[citado 2024 set. 04 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55137/tde-09112020-183839/
Vancouver
Batista JC. Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag [Internet]. 2020 ;[citado 2024 set. 04 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55137/tde-09112020-183839/
Artigo de periodico
Exploration of FPGA-based hardware designs for QR decomposition for solving stiff ODE numerical methods using the HARP hybrid architecture (2020)
Souza Junior, Carlos Alberto Oliveira de ; Bispo, João ; Cardoso, João Manuel Paiva ; Diniz, Pedro C; Marques, Eduardo
Source: Electronics. Unidade: ICMC
Subjects: EQUAÇÕES DIFERENCIAIS ORDINÁRIAS, HARDWARE
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ABNT
SOUZA JUNIOR, Carlos Alberto Oliveira de et al. Exploration of FPGA-based hardware designs for QR decomposition for solving stiff ODE numerical methods using the HARP hybrid architecture. Electronics, v. 9, n. 5, p. 1-14, 2020Tradução . . Disponível em: https://doi.org/10.3390/electronics9050843. Acesso em: 04 set. 2024.
APA
Souza Junior, C. A. O. de, Bispo, J., Cardoso, J. M. P., Diniz, P. C., & Marques, E. (2020). Exploration of FPGA-based hardware designs for QR decomposition for solving stiff ODE numerical methods using the HARP hybrid architecture. Electronics, 9( 5), 1-14. doi:10.3390/electronics9050843
NLM
Souza Junior CAO de, Bispo J, Cardoso JMP, Diniz PC, Marques E. Exploration of FPGA-based hardware designs for QR decomposition for solving stiff ODE numerical methods using the HARP hybrid architecture [Internet]. Electronics. 2020 ; 9( 5): 1-14.[citado 2024 set. 04 ] Available from: https://doi.org/10.3390/electronics9050843
Vancouver
Souza Junior CAO de, Bispo J, Cardoso JMP, Diniz PC, Marques E. Exploration of FPGA-based hardware designs for QR decomposition for solving stiff ODE numerical methods using the HARP hybrid architecture [Internet]. Electronics. 2020 ; 9( 5): 1-14.[citado 2024 set. 04 ] Available from: https://doi.org/10.3390/electronics9050843
Artigo de periodico
The JET upgraded toroidal Alfvén Eigenmode Diagnostic System (2019)
Dowson, S; Sá, Wanderley Pires de ; Galvao, Ricardo Magnus Osorio ; Ruchko, L
Source: Fusion Engineering and Design. Unidade: IF
Subjects: FÍSICA DE PLASMAS, TOKAMAKS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
DOWSON, S et al. The JET upgraded toroidal Alfvén Eigenmode Diagnostic System. Fusion Engineering and Design, v. 146, p. 2639-2643, 2019Tradução . . Disponível em: https://doi.org/10.1016/j.fusengdes.2019.04.064. Acesso em: 04 set. 2024.
APA
Dowson, S., Sá, W. P. de, Galvao, R. M. O., & Ruchko, L. (2019). The JET upgraded toroidal Alfvén Eigenmode Diagnostic System. Fusion Engineering and Design, 146, 2639-2643. doi:10.1016/j.fusengdes.2019.04.064
NLM
Dowson S, Sá WP de, Galvao RMO, Ruchko L. The JET upgraded toroidal Alfvén Eigenmode Diagnostic System [Internet]. Fusion Engineering and Design. 2019 ; 146 2639-2643.[citado 2024 set. 04 ] Available from: https://doi.org/10.1016/j.fusengdes.2019.04.064
Vancouver
Dowson S, Sá WP de, Galvao RMO, Ruchko L. The JET upgraded toroidal Alfvén Eigenmode Diagnostic System [Internet]. Fusion Engineering and Design. 2019 ; 146 2639-2643.[citado 2024 set. 04 ] Available from: https://doi.org/10.1016/j.fusengdes.2019.04.064
Artigo de periodico
A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA (2018)
Rosa, Leandro de Souza; Dasu, Aravind; Diniz, Pedro C.; Bonato, Vanderlei
Source: Journal of Signal Processing Systems. Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, ROBÓTICA, COMPUTAÇÃO EVOLUTIVA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROSA, Leandro de Souza et al. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, v. 90, n. 3, p. 357-369, 2018Tradução . . Disponível em: https://doi.org/10.1007/s11265-017-1243-9. Acesso em: 04 set. 2024.
APA
Rosa, L. de S., Dasu, A., Diniz, P. C., & Bonato, V. (2018). A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, 90( 3), 357-369. doi:10.1007/s11265-017-1243-9
NLM
Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.[citado 2024 set. 04 ] Available from: https://doi.org/10.1007/s11265-017-1243-9
Vancouver
Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.[citado 2024 set. 04 ] Available from: https://doi.org/10.1007/s11265-017-1243-9
Tese (Doutorado)
Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS (2018)
Pereira, Erinaldo da Silva; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: FRAMEWORKS, CIRCUITOS FPGA, CIÊNCIA DA COMPUTAÇÃO, CLIMA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PEREIRA, Erinaldo da Silva. Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS. 2018. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2018. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/. Acesso em: 04 set. 2024.
APA
Pereira, E. da S. (2018). Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/
NLM
Pereira E da S. Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS [Internet]. 2018 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/
Vancouver
Pereira E da S. Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS [Internet]. 2018 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/
Trabalho de evento-resumo
πFlowMR: um protótipo dataflow escalável, implementado em um cluster de FPGAs de baixo custo (2018)
Silva Junior, J. T.; Matias, P.; Ruggiero, Carlos Antônio
Source: Livro de Resumos. Conference titles: Semana Integrada do Instituto de Física de São Carlos - SIFSC. Unidade: IFSC
Subjects: PROCESSAMENTO DE DADOS, METODOLOGIA E TÉCNICAS DE PROGRAMAÇÃO, ALGORITMOS E ESTRUTURAS DE DADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SILVA JUNIOR, J. T. e MATIAS, P. e RUGGIERO, Carlos Antônio. πFlowMR: um protótipo dataflow escalável, implementado em um cluster de FPGAs de baixo custo. 2018, Anais.. São Carlos: Universidade de São Paulo - USP, Instituto de Física de São Carlos - IFSC, 2018. . Acesso em: 04 set. 2024.
APA
Silva Junior, J. T., Matias, P., & Ruggiero, C. A. (2018). πFlowMR: um protótipo dataflow escalável, implementado em um cluster de FPGAs de baixo custo. In Livro de Resumos. São Carlos: Universidade de São Paulo - USP, Instituto de Física de São Carlos - IFSC.
NLM
Silva Junior JT, Matias P, Ruggiero CA. πFlowMR: um protótipo dataflow escalável, implementado em um cluster de FPGAs de baixo custo. Livro de Resumos. 2018 ;[citado 2024 set. 04 ]
Vancouver
Silva Junior JT, Matias P, Ruggiero CA. πFlowMR: um protótipo dataflow escalável, implementado em um cluster de FPGAs de baixo custo. Livro de Resumos. 2018 ;[citado 2024 set. 04 ]
Dissertação (Mestrado)
Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro (2018)
Costa, Thadeu Antonio Ferreira de Melo; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: MÉTODO DE MONTE CARLO, CIRCUITOS FPGA, GERAÇÃO DE NÚMEROS ALEATÓRIOS, MERCADO FINANCEIRO, BOLSA DE VALORES, FINANÇAS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
COSTA, Thadeu Antonio Ferreira de Melo. Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro. 2018. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2018. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/. Acesso em: 04 set. 2024.
APA
Costa, T. A. F. de M. (2018). Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/
NLM
Costa TAF de M. Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro [Internet]. 2018 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/
Vancouver
Costa TAF de M. Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro [Internet]. 2018 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/
Tese (Doutorado)
Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão (2017)
Holanda, Jose Arnaldo Mascagni de; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, VISÃO COMPUTACIONAL, HARDWARE, SOFTWARES, CIRCULAÇÃO DE PEDESTRES
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
HOLANDA, Jose Arnaldo Mascagni de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão. 2017. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/. Acesso em: 04 set. 2024.
APA
Holanda, J. A. M. de. (2017). Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/
NLM
Holanda JAM de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão [Internet]. 2017 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/
Vancouver
Holanda JAM de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão [Internet]. 2017 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/
Trabalho de evento
A hardware/software codesign for the chemical reactivity of BRAMS (2017)
Souza Junior, Carlos Alberto Oliveira de; Pereira, Erinaldo da Silva; Marques, Eduardo
Source: Proceedings. Conference titles: Euromicro Conference on Digital System Design - DSD. Unidade: ICMC
Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOUZA JUNIOR, Carlos Alberto Oliveira de e PEREIRA, Erinaldo da Silva e MARQUES, Eduardo. A hardware/software codesign for the chemical reactivity of BRAMS. 2017, Anais.. Los Alamitos, CA: IEEE, 2017. Disponível em: https://doi.org/10.1109/DSD.2017.48. Acesso em: 04 set. 2024.
APA
Souza Junior, C. A. O. de, Pereira, E. da S., & Marques, E. (2017). A hardware/software codesign for the chemical reactivity of BRAMS. In Proceedings. Los Alamitos, CA: IEEE. doi:10.1109/DSD.2017.48
NLM
Souza Junior CAO de, Pereira E da S, Marques E. A hardware/software codesign for the chemical reactivity of BRAMS [Internet]. Proceedings. 2017 ;[citado 2024 set. 04 ] Available from: https://doi.org/10.1109/DSD.2017.48
Vancouver
Souza Junior CAO de, Pereira E da S, Marques E. A hardware/software codesign for the chemical reactivity of BRAMS [Internet]. Proceedings. 2017 ;[citado 2024 set. 04 ] Available from: https://doi.org/10.1109/DSD.2017.48
Dissertação (Mestrado)
A hardware/software codesign for the chemical reactivity of BRAMS (2017)
Souza Junior, Carlos Alberto Oliveira de; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: HARDWARE, CIRCUITOS FPGA, PREVISÃO DO TEMPO, SOFTWARES, COMPUTAÇÃO RECONFIGURÁVEL
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOUZA JUNIOR, Carlos Alberto Oliveira de. A hardware/software codesign for the chemical reactivity of BRAMS. 2017. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/. Acesso em: 04 set. 2024.
APA
Souza Junior, C. A. O. de. (2017). A hardware/software codesign for the chemical reactivity of BRAMS (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/
NLM
Souza Junior CAO de. A hardware/software codesign for the chemical reactivity of BRAMS [Internet]. 2017 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/
Vancouver
Souza Junior CAO de. A hardware/software codesign for the chemical reactivity of BRAMS [Internet]. 2017 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/
Artigo de periodico
NovaCORE vFPGA: virtualização e reconfiguração instantânea (2017)
Perina, André Bannwart; Arantes, Jesimar da Silva; Bonato, Vanderlei
Source: Revista de Sistemas de Informação da FSMA. Unidade: ICMC
Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PERINA, André Bannwart e ARANTES, Jesimar da Silva e BONATO, Vanderlei. NovaCORE vFPGA: virtualização e reconfiguração instantânea. Revista de Sistemas de Informação da FSMA, n. 20, p. 38-45, 2017Tradução . . Disponível em: http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf. Acesso em: 04 set. 2024.
APA
Perina, A. B., Arantes, J. da S., & Bonato, V. (2017). NovaCORE vFPGA: virtualização e reconfiguração instantânea. Revista de Sistemas de Informação da FSMA, ( 20), 38-45. Recuperado de http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf
NLM
Perina AB, Arantes J da S, Bonato V. NovaCORE vFPGA: virtualização e reconfiguração instantânea [Internet]. Revista de Sistemas de Informação da FSMA. 2017 ;( 20): 38-45.[citado 2024 set. 04 ] Available from: http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf
Vancouver
Perina AB, Arantes J da S, Bonato V. NovaCORE vFPGA: virtualização e reconfiguração instantânea [Internet]. Revista de Sistemas de Informação da FSMA. 2017 ;( 20): 38-45.[citado 2024 set. 04 ] Available from: http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf
Dissertação (Mestrado)
Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA (2016)
Chaves, Mario Henrique; Tatizawa, Hédio (Orientador)
Unidade: IEE
Subjects: COMBUSTÍVEIS, CIRCUITOS FPGA, MOTORES DE COMBUSTÃO INTERNA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
CHAVES, Mario Henrique. Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA. 2016. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/106/106131/tde-11082016-182039/. Acesso em: 04 set. 2024.
APA
Chaves, M. H. (2016). Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/106/106131/tde-11082016-182039/
NLM
Chaves MH. Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA [Internet]. 2016 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/106/106131/tde-11082016-182039/
Vancouver
Chaves MH. Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA [Internet]. 2016 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/106/106131/tde-11082016-182039/
Trabalho de evento
A hardware/software codesign framework for vision-based ADAS (2016)
Martinez, Leandro A.; Holanda, José A. M.; Marques, Eduardo
Source: Actas. Conference titles: Jornadas sobre Sistemas Reconfiguráveis - REC'2016. Unidade: ICMC
Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA
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ABNT
MARTINEZ, Leandro A. e HOLANDA, José A. M. e MARQUES, Eduardo. A hardware/software codesign framework for vision-based ADAS. 2016, Anais.. Aveiro, Portugal: Universidade de Aveiro – DETI / Instituto de Telecomunicações, 2016. Disponível em: https://doi.org/10.1109/FPL.2016.7577393. Acesso em: 04 set. 2024.
APA
Martinez, L. A., Holanda, J. A. M., & Marques, E. (2016). A hardware/software codesign framework for vision-based ADAS. In Actas. Aveiro, Portugal: Universidade de Aveiro – DETI / Instituto de Telecomunicações. doi:10.1109/FPL.2016.7577393
NLM
Martinez LA, Holanda JAM, Marques E. A hardware/software codesign framework for vision-based ADAS [Internet]. Actas. 2016 ;[citado 2024 set. 04 ] Available from: https://doi.org/10.1109/FPL.2016.7577393
Vancouver
Martinez LA, Holanda JAM, Marques E. A hardware/software codesign framework for vision-based ADAS [Internet]. Actas. 2016 ;[citado 2024 set. 04 ] Available from: https://doi.org/10.1109/FPL.2016.7577393
Tese (Doutorado)
Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA (2016)
Silva, Bruno de Abreu; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES, CIRCUITOS FPGA, SISTEMAS EMBUTIDOS, MINERAÇÃO DE DADOS, CONSUMO DE ENERGIA ELÉTRICA
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ABNT
SILVA, Bruno de Abreu. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA. 2016. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/. Acesso em: 04 set. 2024.
APA
Silva, B. de A. (2016). Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
NLM
Silva B de A. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA [Internet]. 2016 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
Vancouver
Silva B de A. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA [Internet]. 2016 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
Dissertação (Mestrado)
PIFLOW - projeto, simulação e implementação de um protótipo dataflow em FPGA (2016)
Silva Júnior, José Teixeira da; Ruggiero, Carlos Antonio (Orientador)
Unidade: IFSC
Subjects: FÍSICA COMPUTACIONAL, PROTOTIPAÇÃO DE SOFTWARE, PROCESSAMENTO DE DADOS, ANÁLISE DE DADOS
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ABNT
SILVA JÚNIOR, José Teixeira da. PIFLOW - projeto, simulação e implementação de um protótipo dataflow em FPGA. 2016. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/76/76132/tde-15042016-164225/. Acesso em: 04 set. 2024.
APA
Silva Júnior, J. T. da. (2016). PIFLOW - projeto, simulação e implementação de um protótipo dataflow em FPGA (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/76/76132/tde-15042016-164225/
NLM
Silva Júnior JT da. PIFLOW - projeto, simulação e implementação de um protótipo dataflow em FPGA [Internet]. 2016 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/76/76132/tde-15042016-164225/
Vancouver
Silva Júnior JT da. PIFLOW - projeto, simulação e implementação de um protótipo dataflow em FPGA [Internet]. 2016 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/76/76132/tde-15042016-164225/
Dissertação (Mestrado)
Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP (2016)
Sumoyama, Alexandre Shigueru; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: SISTEMAS HÍBRIDOS, CIRCUITOS FPGA, SISTEMAS OPERACIONAIS, HARDWARE, MINERAÇÃO DE DADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SUMOYAMA, Alexandre Shigueru. Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP. 2016. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/. Acesso em: 04 set. 2024.
APA
Sumoyama, A. S. (2016). Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/
NLM
Sumoyama AS. Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP [Internet]. 2016 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/
Vancouver
Sumoyama AS. Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP [Internet]. 2016 ;[citado 2024 set. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/

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