Intrinsic gate capacitances of n-type junctionless nanowire transistors using a three-dimensional device simulation and experimental measurements (2012)
- Authors:
- USP affiliated authors: PAVANELLO, MARCELO ANTONIO - EP ; DORIA, RENAN TREVISOLI - EP
- Unidade: EP
- DOI: 10.1149/04901.0231ecst
- Assunto: MICROELETRÔNICA
- Agências de fomento:
- Language: Inglês
- Imprenta:
- Publisher place: Pennington
- Date published: 2012
- Source:
- Conference titles: International Symposium on Microelectronics Technology and Devices
- Este periódico é de acesso aberto
- Este artigo NÃO é de acesso aberto
-
ABNT
MARINIELLO, Genaro et al. Intrinsic gate capacitances of n-type junctionless nanowire transistors using a three-dimensional device simulation and experimental measurements. 2012, Anais.. Pennington: Escola Politécnica, Universidade de São Paulo, 2012. Disponível em: https://doi.org/10.1149/04901.0231ecst. Acesso em: 26 jan. 2026. -
APA
Mariniello, G., Doria, R. T., Trevisoli, R., Souza, M. de, & Pavanello, M. A. (2012). Intrinsic gate capacitances of n-type junctionless nanowire transistors using a three-dimensional device simulation and experimental measurements. In Microelectronics technology and devices, SBMicro. Pennington: Escola Politécnica, Universidade de São Paulo. doi:10.1149/04901.0231ecst -
NLM
Mariniello G, Doria RT, Trevisoli R, Souza M de, Pavanello MA. Intrinsic gate capacitances of n-type junctionless nanowire transistors using a three-dimensional device simulation and experimental measurements [Internet]. Microelectronics technology and devices, SBMicro. 2012 ;[citado 2026 jan. 26 ] Available from: https://doi.org/10.1149/04901.0231ecst -
Vancouver
Mariniello G, Doria RT, Trevisoli R, Souza M de, Pavanello MA. Intrinsic gate capacitances of n-type junctionless nanowire transistors using a three-dimensional device simulation and experimental measurements [Internet]. Microelectronics technology and devices, SBMicro. 2012 ;[citado 2026 jan. 26 ] Available from: https://doi.org/10.1149/04901.0231ecst - Accounting for short channel effects in the drain current modeling of junctionless nanowire transistors
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Informações sobre o DOI: 10.1149/04901.0231ecst (Fonte: oaDOI API)
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