Operação e modelagem de transistores MOS sem junções (2013)
- Authors:
- Autor USP: DORIA, RENAN TREVISOLI - EP
- Unidade: EP
- Sigla do Departamento: PSI
- Subjects: TRANSISTORES; SILÍCIO; DISPOSITIVOS ELETRÔNICOS; MEDIDAS ELÉTRICAS
- Language: Português
- Abstract: Neste trabalho é apresentado um estudo dos transistores MOS sem junções (Junctionless Nanowire Transistors - JNTs), cujo foco é a modelagem de suas características elétricas e a análise do funcionamento dos mesmos quanto à tensão de limiar, ponto invariante com a temperatura e operação analógica. Os JNTs possuem uma concentração de dopantes constante da fonte ao dreno sem apresentar gradientes. Eles foram desenvolvidos a fim de se evitar as implantações iônicas de fonte e dreno, que requerem condições rigorosamente controladas para se evitar a difusão de dopantes para o interior do canal em dispositivos de tamanho extremamente reduzido (sub-20 nm). Dessa forma, esses dispositivos permitem um maior escalamento, com um processo de fabricação simplificado. Os trabalhos recentes de modelagem desses transistores consideram dispositivos de canal longo, de forma geral o comprimento utilizado é de 1 µm, de porta dupla ou cilíndricos. Pouco tem sido feito relacionado à modelagem de JNTs porta tripla e a influência da temperatura no funcionamento dos mesmos. Assim, este trabalho tem como objetivo a modelagem do funcionamento dos dispositivos MOS sem junções de porta tripla quanto à tensão de limiar, potencial de superfície, carga de condução e corrente de dreno. Os modelos são derivados da solução da equação de Poisson com as condições de contorno adequadas, apresentando grande concordância com simulações numéricas tridimensionais e com resultados experimentais para dispositivos com comprimento de canal de até 30 nm. No caso do modelo da tensão de limiar, o maior erro obtido entre modelo e simulação foi de 33 mV, que representa uma percentagem menor que 5 %. Também foi apresentado um método de extração da tensão de limiar baseado na igualdade das componentes de deriva e difusão da corrente de dreno.Este método foi igualmente validado com resultados simulados, apresentando um erro máximo de 3 mV (menor que 0,5 %) e aplicado à dispositivos experimentais. A influência da temperatura na tensão de limiar também foi analisada tanto pelo modelo proposto como por simulações e resultados experimentais, mostrando que a dependência da concentração de dopantes ionizados com a temperatura devido à ionização incompleta dos portadores tem grande influência na tensão de limiar. No caso da modelagem da corrente de dreno e do potencial de superfície, foi acrescentada uma correção de efeitos de canal curto. O erro médio foi menor que 12 % para as curvas de corrente e suas derivadas quando comparadas à dos dispositivos experimentais de comprimento de canal de 30 nm. Também foi realizado um estudo do funcionamento dos JNTs, mostrando que o ponto invariante com a temperatura, onde a corrente de dreno se mantém constante independente da temperatura, pode ou não existir nesses dispositivos dependendo da resistência série e de sua dependência com a temperatura. Por fim, a operação analógica dos dispositivos sem junções é analisada para dispositivos de diferentes dimensões.
- Imprenta:
- Data da defesa: 04.04.2013
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ABNT
DORIA, Renan Trevisoli. Operação e modelagem de transistores MOS sem junções. 2013. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2013. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-01082013-162413/. Acesso em: 04 dez. 2025. -
APA
Doria, R. T. (2013). Operação e modelagem de transistores MOS sem junções (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-01082013-162413/ -
NLM
Doria RT. Operação e modelagem de transistores MOS sem junções [Internet]. 2013 ;[citado 2025 dez. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-01082013-162413/ -
Vancouver
Doria RT. Operação e modelagem de transistores MOS sem junções [Internet]. 2013 ;[citado 2025 dez. 04 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-01082013-162413/ - Application of junctionless nanowire transistor in the self-cascode configuration to improve the analog performance
- Accounting for short channel effects in the drain current modeling of junctionless nanowire transistors
- Intrinsic gate capacitances of n-type junctionless nanowire transistors using a three-dimensional device simulation and experimental measurements
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