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Artigo de periodico
A small area 8 bits 50 MHz CMOS DAC for bluetooth transmitter (2008)
Hernández, Hugo; Van Noije, Wilhelmus Adrianus Maria ; Roa, Elkim; Soares Junior, João Navarro
Fonte: Analog Integrated Circuits and Signal Processing. Unidades: EESC, EP
Assuntos: CONVERSORES ELÉTRICOS, CIRCUITOS INTEGRADOS, ENGENHARIA ELÉTRICA
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ABNT
HERNÁNDEZ, Hugo et al. A small area 8 bits 50 MHz CMOS DAC for bluetooth transmitter. Analog Integrated Circuits and Signal Processing, v. 57, p. 69-77, 2008Tradução . . Disponível em: https://dx.doi.org/10.1007/s10470-008-9198-1. Acesso em: 16 nov. 2025.
APA
Hernández, H., Van Noije, W. A. M., Roa, E., & Soares Junior, J. N. (2008). A small area 8 bits 50 MHz CMOS DAC for bluetooth transmitter. Analog Integrated Circuits and Signal Processing, 57, 69-77. doi:10.1007/s10470-008-9198-1
NLM
Hernández H, Van Noije WAM, Roa E, Soares Junior JN. A small area 8 bits 50 MHz CMOS DAC for bluetooth transmitter [Internet]. Analog Integrated Circuits and Signal Processing. 2008 ; 57 69-77.[citado 2025 nov. 16 ] Available from: https://dx.doi.org/10.1007/s10470-008-9198-1
Vancouver
Hernández H, Van Noije WAM, Roa E, Soares Junior JN. A small area 8 bits 50 MHz CMOS DAC for bluetooth transmitter [Internet]. Analog Integrated Circuits and Signal Processing. 2008 ; 57 69-77.[citado 2025 nov. 16 ] Available from: https://dx.doi.org/10.1007/s10470-008-9198-1
Artigo de periodico
A 1.6 GHz dual modulus prescaler using the extended true single-phase-clock CMOS circuit technique (E-TSPC) (2000)
Soares Junior, João Navarro ; Van Noije, Wilhelmus Adrianus Maria
Fonte: Boletim Técnico da Escola Politécnica da USP. Departamento de Engenharia de Sistemas Eletrônico. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
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ABNT
SOARES JUNIOR, João Navarro e VAN NOIJE, Wilhelmus Adrianus Maria. A 1.6 GHz dual modulus prescaler using the extended true single-phase-clock CMOS circuit technique (E-TSPC). Boletim Técnico da Escola Politécnica da USP. Departamento de Engenharia de Sistemas Eletrônico, n. 04, 2000Tradução . . Disponível em: https://repositorio.usp.br/directbitstream/9223ad7a-88c6-44c6-98f3-32a8f137379a/BT-PSI-0004_1195969_250820_111501.pdf. Acesso em: 16 nov. 2025.
APA
Soares Junior, J. N., & Van Noije, W. A. M. (2000). A 1.6 GHz dual modulus prescaler using the extended true single-phase-clock CMOS circuit technique (E-TSPC). Boletim Técnico da Escola Politécnica da USP. Departamento de Engenharia de Sistemas Eletrônico, (04). Recuperado de https://repositorio.usp.br/directbitstream/9223ad7a-88c6-44c6-98f3-32a8f137379a/BT-PSI-0004_1195969_250820_111501.pdf
NLM
Soares Junior JN, Van Noije WAM. A 1.6 GHz dual modulus prescaler using the extended true single-phase-clock CMOS circuit technique (E-TSPC) [Internet]. Boletim Técnico da Escola Politécnica da USP. Departamento de Engenharia de Sistemas Eletrônico. 2000 ;(04):[citado 2025 nov. 16 ] Available from: https://repositorio.usp.br/directbitstream/9223ad7a-88c6-44c6-98f3-32a8f137379a/BT-PSI-0004_1195969_250820_111501.pdf
Vancouver
Soares Junior JN, Van Noije WAM. A 1.6 GHz dual modulus prescaler using the extended true single-phase-clock CMOS circuit technique (E-TSPC) [Internet]. Boletim Técnico da Escola Politécnica da USP. Departamento de Engenharia de Sistemas Eletrônico. 2000 ;(04):[citado 2025 nov. 16 ] Available from: https://repositorio.usp.br/directbitstream/9223ad7a-88c6-44c6-98f3-32a8f137379a/BT-PSI-0004_1195969_250820_111501.pdf
Trabalho de evento
Prototyping a pager-like device using FPGAs: design of an object finder (2000)
Cerezo Vásquez, Gustavo Adolfo; Van Noije, Wilhelmus Adrianus Maria ; Barbin, Silvio Ernesto
Fonte: Proceedings. Nome do evento: Symposium on Integrated Circuits and Systems Design. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
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ABNT
CEREZO VÁSQUEZ, Gustavo Adolfo e VAN NOIJE, Wilhelmus Adrianus Maria e BARBIN, Silvio Ernesto. Prototyping a pager-like device using FPGAs: design of an object finder. 2000, Anais.. Los Alamitos: IEEE, 2000. Disponível em: https://doi.org/10.1109/SBCCI.2000.876029. Acesso em: 16 nov. 2025.
APA
Cerezo Vásquez, G. A., Van Noije, W. A. M., & Barbin, S. E. (2000). Prototyping a pager-like device using FPGAs: design of an object finder. In Proceedings. Los Alamitos: IEEE. doi:10.1109/SBCCI.2000.876029
NLM
Cerezo Vásquez GA, Van Noije WAM, Barbin SE. Prototyping a pager-like device using FPGAs: design of an object finder [Internet]. Proceedings. 2000 ;[citado 2025 nov. 16 ] Available from: https://doi.org/10.1109/SBCCI.2000.876029
Vancouver
Cerezo Vásquez GA, Van Noije WAM, Barbin SE. Prototyping a pager-like device using FPGAs: design of an object finder [Internet]. Proceedings. 2000 ;[citado 2025 nov. 16 ] Available from: https://doi.org/10.1109/SBCCI.2000.876029
Trabalho de evento
Modeling and E1/TU12 mapper for SDH systems (2000)
Silveira, Reinaldo; Van Noije, Wilhelmus Adrianus Maria
Fonte: Proceedings. Nome do evento: Symposium on Integrated Circuits and Systems Design. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
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ABNT
SILVEIRA, Reinaldo e VAN NOIJE, Wilhelmus Adrianus Maria. Modeling and E1/TU12 mapper for SDH systems. 2000, Anais.. Los Alamitos: IEEE, 2000. . Acesso em: 16 nov. 2025.
APA
Silveira, R., & Van Noije, W. A. M. (2000). Modeling and E1/TU12 mapper for SDH systems. In Proceedings. Los Alamitos: IEEE.
NLM
Silveira R, Van Noije WAM. Modeling and E1/TU12 mapper for SDH systems. Proceedings. 2000 ;[citado 2025 nov. 16 ]
Vancouver
Silveira R, Van Noije WAM. Modeling and E1/TU12 mapper for SDH systems. Proceedings. 2000 ;[citado 2025 nov. 16 ]
Trabalho de evento
The use of extended TSPC CMOS structures to build circuits with doubled input/output data throughput (2000)
Soares Junior, João Navarro ; Van Noije, Wilhelmus Adrianus Maria
Fonte: Proceedings. Nome do evento: Symposium on Integrated Circuits and Systems Design. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
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ABNT
SOARES JUNIOR, João Navarro e VAN NOIJE, Wilhelmus Adrianus Maria. The use of extended TSPC CMOS structures to build circuits with doubled input/output data throughput. 2000, Anais.. Los Alamitos: IEEE, 2000. . Acesso em: 16 nov. 2025.
APA
Soares Junior, J. N., & Van Noije, W. A. M. (2000). The use of extended TSPC CMOS structures to build circuits with doubled input/output data throughput. In Proceedings. Los Alamitos: IEEE.
NLM
Soares Junior JN, Van Noije WAM. The use of extended TSPC CMOS structures to build circuits with doubled input/output data throughput. Proceedings. 2000 ;[citado 2025 nov. 16 ]
Vancouver
Soares Junior JN, Van Noije WAM. The use of extended TSPC CMOS structures to build circuits with doubled input/output data throughput. Proceedings. 2000 ;[citado 2025 nov. 16 ]
Artigo de periodico
E-TSPC: extended true single-phase-clock MOS circuit technique for high speed applications (1997)
Soares Junior, João Navarro ; Van Noije, Wilhelmus Adrianus Maria
Fonte: Journal of Solid-State Devices and Circuits. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
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ABNT
SOARES JUNIOR, João Navarro e VAN NOIJE, Wilhelmus Adrianus Maria. E-TSPC: extended true single-phase-clock MOS circuit technique for high speed applications. Journal of Solid-State Devices and Circuits, v. 5, n. 2, p. 21-26, 1997Tradução . . Acesso em: 16 nov. 2025.
APA
Soares Junior, J. N., & Van Noije, W. A. M. (1997). E-TSPC: extended true single-phase-clock MOS circuit technique for high speed applications. Journal of Solid-State Devices and Circuits, 5( 2), 21-26.
NLM
Soares Junior JN, Van Noije WAM. E-TSPC: extended true single-phase-clock MOS circuit technique for high speed applications. Journal of Solid-State Devices and Circuits. 1997 ; 5( 2): 21-26.[citado 2025 nov. 16 ]
Vancouver
Soares Junior JN, Van Noije WAM. E-TSPC: extended true single-phase-clock MOS circuit technique for high speed applications. Journal of Solid-State Devices and Circuits. 1997 ; 5( 2): 21-26.[citado 2025 nov. 16 ]
Trabalho de evento
Modeling and design of digital complex CMOS gate using neuro-fuzzy logic systems (1997)
Aedo Cobo, José Edinson; Espinosa, J; Van Noije, Wilhelmus Adrianus Maria ; Vandewalle, J
Fonte: Proceedings. Nome do evento: Brazilian Symposium on Integrated Circuit Design. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
AEDO COBO, José Edinson et al. Modeling and design of digital complex CMOS gate using neuro-fuzzy logic systems. 1997, Anais.. Porto Alegre: UFRGS, 1997. . Acesso em: 16 nov. 2025.
APA
Aedo Cobo, J. E., Espinosa, J., Van Noije, W. A. M., & Vandewalle, J. (1997). Modeling and design of digital complex CMOS gate using neuro-fuzzy logic systems. In Proceedings. Porto Alegre: UFRGS.
NLM
Aedo Cobo JE, Espinosa J, Van Noije WAM, Vandewalle J. Modeling and design of digital complex CMOS gate using neuro-fuzzy logic systems. Proceedings. 1997 ;[citado 2025 nov. 16 ]
Vancouver
Aedo Cobo JE, Espinosa J, Van Noije WAM, Vandewalle J. Modeling and design of digital complex CMOS gate using neuro-fuzzy logic systems. Proceedings. 1997 ;[citado 2025 nov. 16 ]
Trabalho de evento
A 1.4Gbit/s CMOS for 50Ω ECL systems (1997)
Soares Junior, João Navarro ; Silveira, Reinaldo; Romão, Fábio Luís; Van Noije, Wilhelmus Adrianus Maria
Fonte: Proceedings. Nome do evento: Great Lakes Symposium on VLSI. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOARES JUNIOR, João Navarro et al. A 1.4Gbit/s CMOS for 50Ω ECL systems. 1997, Anais.. Los Alamitos: IEEE Computer Society Press, 1997. . Acesso em: 16 nov. 2025.
APA
Soares Junior, J. N., Silveira, R., Romão, F. L., & Van Noije, W. A. M. (1997). A 1.4Gbit/s CMOS for 50Ω ECL systems. In Proceedings. Los Alamitos: IEEE Computer Society Press.
NLM
Soares Junior JN, Silveira R, Romão FL, Van Noije WAM. A 1.4Gbit/s CMOS for 50Ω ECL systems. Proceedings. 1997 ;[citado 2025 nov. 16 ]
Vancouver
Soares Junior JN, Silveira R, Romão FL, Van Noije WAM. A 1.4Gbit/s CMOS for 50Ω ECL systems. Proceedings. 1997 ;[citado 2025 nov. 16 ]
Trabalho de evento-resumo
Encapsulador sdh / stm-rr (1996)
Sakamoto, R S; Suga, R M; Silveira, R; Van Noije, Wilhelmus Adrianus Maria
Fonte: [Resumos]. Nome do evento: Simposio de Iniciacao Cientifica da Universidade de São Paulo. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SAKAMOTO, R S et al. Encapsulador sdh / stm-rr. 1996, Anais.. São Paulo: Usp, 1996. . Acesso em: 16 nov. 2025.
APA
Sakamoto, R. S., Suga, R. M., Silveira, R., & Van Noije, W. A. M. (1996). Encapsulador sdh / stm-rr. In [Resumos]. São Paulo: Usp.
NLM
Sakamoto RS, Suga RM, Silveira R, Van Noije WAM. Encapsulador sdh / stm-rr. [Resumos]. 1996 ;[citado 2025 nov. 16 ]
Vancouver
Sakamoto RS, Suga RM, Silveira R, Van Noije WAM. Encapsulador sdh / stm-rr. [Resumos]. 1996 ;[citado 2025 nov. 16 ]
Trabalho de evento
Adequacao de circuitos combinacionais cmos para wave pipelining (1996)
Aedo Cobo, José Edinson; Van Noije, Wilhelmus Adrianus Maria
Fonte: Anais. Nome do evento: Workshop Iberchip. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
AEDO COBO, José Edinson e VAN NOIJE, Wilhelmus Adrianus Maria. Adequacao de circuitos combinacionais cmos para wave pipelining. 1996, Anais.. São Paulo: Lsi-Epusp/Cti/Uab, 1996. . Acesso em: 16 nov. 2025.
APA
Aedo Cobo, J. E., & Van Noije, W. A. M. (1996). Adequacao de circuitos combinacionais cmos para wave pipelining. In Anais. São Paulo: Lsi-Epusp/Cti/Uab.
NLM
Aedo Cobo JE, Van Noije WAM. Adequacao de circuitos combinacionais cmos para wave pipelining. Anais. 1996 ;[citado 2025 nov. 16 ]
Vancouver
Aedo Cobo JE, Van Noije WAM. Adequacao de circuitos combinacionais cmos para wave pipelining. Anais. 1996 ;[citado 2025 nov. 16 ]
Trabalho de evento
Circuito buffer conversor cmos / ecl (1996)
Soares Junior, João Navarro ; Silveira, Reinaldo; Romão, Fabio Luis; Van Noije, Wilhelmus Adrianus Maria
Fonte: Anais SBCCI. Nome do evento: Simposio Brasileiro de Concepcao de Circuitos Integrados. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOARES JUNIOR, João Navarro et al. Circuito buffer conversor cmos / ecl. 1996, Anais.. Recife: Sbc/Sbmicro/Ufpe, 1996. . Acesso em: 16 nov. 2025.
APA
Soares Junior, J. N., Silveira, R., Romão, F. L., & Van Noije, W. A. M. (1996). Circuito buffer conversor cmos / ecl. In Anais SBCCI. Recife: Sbc/Sbmicro/Ufpe.
NLM
Soares Junior JN, Silveira R, Romão FL, Van Noije WAM. Circuito buffer conversor cmos / ecl. Anais SBCCI. 1996 ;[citado 2025 nov. 16 ]
Vancouver
Soares Junior JN, Silveira R, Romão FL, Van Noije WAM. Circuito buffer conversor cmos / ecl. Anais SBCCI. 1996 ;[citado 2025 nov. 16 ]
Trabalho de evento
Fully integrated cmos clock recovery at gbits / rates (1996)
Moreira, L C; Toma, M; Soares Junior, João Navarro ; Van Noije, Wilhelmus Adrianus Maria
Fonte: Proceedings. Nome do evento: Conference of the Brazilian Microelectronics Society. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
MOREIRA, L C et al. Fully integrated cmos clock recovery at gbits / rates. 1996, Anais.. São Paulo: Sbmicro, 1996. . Acesso em: 16 nov. 2025.
APA
Moreira, L. C., Toma, M., Soares Junior, J. N., & Van Noije, W. A. M. (1996). Fully integrated cmos clock recovery at gbits / rates. In Proceedings. São Paulo: Sbmicro.
NLM
Moreira LC, Toma M, Soares Junior JN, Van Noije WAM. Fully integrated cmos clock recovery at gbits / rates. Proceedings. 1996 ;[citado 2025 nov. 16 ]
Vancouver
Moreira LC, Toma M, Soares Junior JN, Van Noije WAM. Fully integrated cmos clock recovery at gbits / rates. Proceedings. 1996 ;[citado 2025 nov. 16 ]
Trabalho de evento
Projeto do circuito mux 8.1 no padrao sonet / sdh a taxas de 1,25gb / s na tecnologia cmos 0,7m (1996)
Romão, Fábio Luís; Soares Junior, João Navarro ; Silveira, Reinaldo; Van Noije, Wilhelmus Adrianus Maria
Fonte: Anais SBCCI. Nome do evento: Simposio Brasileiro de Concepcao de Circuitos Integrados. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROMÃO, Fábio Luís et al. Projeto do circuito mux 8.1 no padrao sonet / sdh a taxas de 1,25gb / s na tecnologia cmos 0,7m. 1996, Anais.. Recife: Sbc/Sbmicro/Ufpe, 1996. . Acesso em: 16 nov. 2025.
APA
Romão, F. L., Soares Junior, J. N., Silveira, R., & Van Noije, W. A. M. (1996). Projeto do circuito mux 8.1 no padrao sonet / sdh a taxas de 1,25gb / s na tecnologia cmos 0,7m. In Anais SBCCI. Recife: Sbc/Sbmicro/Ufpe.
NLM
Romão FL, Soares Junior JN, Silveira R, Van Noije WAM. Projeto do circuito mux 8.1 no padrao sonet / sdh a taxas de 1,25gb / s na tecnologia cmos 0,7m. Anais SBCCI. 1996 ;[citado 2025 nov. 16 ]
Vancouver
Romão FL, Soares Junior JN, Silveira R, Van Noije WAM. Projeto do circuito mux 8.1 no padrao sonet / sdh a taxas de 1,25gb / s na tecnologia cmos 0,7m. Anais SBCCI. 1996 ;[citado 2025 nov. 16 ]
Trabalho de evento
Projeto de circuitos integrados digitais (1996)
Van Noije, Wilhelmus Adrianus Maria
Fonte: Notas de Aula. Nome do evento: Oficina de Microeletronica. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
VAN NOIJE, Wilhelmus Adrianus Maria. Projeto de circuitos integrados digitais. 1996, Anais.. Campinas: Unicamp, 1996. . Acesso em: 16 nov. 2025.
APA
Van Noije, W. A. M. (1996). Projeto de circuitos integrados digitais. In Notas de Aula. Campinas: Unicamp.
NLM
Van Noije WAM. Projeto de circuitos integrados digitais. Notas de Aula. 1996 ;[citado 2025 nov. 16 ]
Vancouver
Van Noije WAM. Projeto de circuitos integrados digitais. Notas de Aula. 1996 ;[citado 2025 nov. 16 ]
Trabalho de evento
Design and analysis of dcfl and scfl logic gates in 'GA''AS' mesfet technology (1996)
De Marco, W M S; Custodio, R M F; Swart, Jacobus Willibrordus; Van Noije, Wilhelmus Adrianus Maria
Fonte: Proceedings. Nome do evento: Conference of the Brazilian Microelectronics Society. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
DE MARCO, W M S et al. Design and analysis of dcfl and scfl logic gates in 'GA''AS' mesfet technology. 1996, Anais.. São Paulo: Sbmicro, 1996. . Acesso em: 16 nov. 2025.
APA
De Marco, W. M. S., Custodio, R. M. F., Swart, J. W., & Van Noije, W. A. M. (1996). Design and analysis of dcfl and scfl logic gates in 'GA''AS' mesfet technology. In Proceedings. São Paulo: Sbmicro.
NLM
De Marco WMS, Custodio RMF, Swart JW, Van Noije WAM. Design and analysis of dcfl and scfl logic gates in 'GA''AS' mesfet technology. Proceedings. 1996 ;[citado 2025 nov. 16 ]
Vancouver
De Marco WMS, Custodio RMF, Swart JW, Van Noije WAM. Design and analysis of dcfl and scfl logic gates in 'GA''AS' mesfet technology. Proceedings. 1996 ;[citado 2025 nov. 16 ]
Artigo de periodico
Linear time algorithm for transistor chaining of static and dynamic cmos circuits with applications to sog structures (1995)
Romão, Fábio Luís; Van Noije, Wilhelmus Adrianus Maria
Fonte: Journal of Solid-State Devices and Circuits. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROMÃO, Fábio Luís e VAN NOIJE, Wilhelmus Adrianus Maria. Linear time algorithm for transistor chaining of static and dynamic cmos circuits with applications to sog structures. Journal of Solid-State Devices and Circuits, v. 3 , n. 1 , p. 30-4, 1995Tradução . . Acesso em: 16 nov. 2025.
APA
Romão, F. L., & Van Noije, W. A. M. (1995). Linear time algorithm for transistor chaining of static and dynamic cmos circuits with applications to sog structures. Journal of Solid-State Devices and Circuits, 3 ( 1 ), 30-4.
NLM
Romão FL, Van Noije WAM. Linear time algorithm for transistor chaining of static and dynamic cmos circuits with applications to sog structures. Journal of Solid-State Devices and Circuits. 1995 ;3 ( 1 ): 30-4.[citado 2025 nov. 16 ]
Vancouver
Romão FL, Van Noije WAM. Linear time algorithm for transistor chaining of static and dynamic cmos circuits with applications to sog structures. Journal of Solid-State Devices and Circuits. 1995 ;3 ( 1 ): 30-4.[citado 2025 nov. 16 ]
Artigo de periodico
Precise final state determination of mismatched cmos latches (1995)
Van Noije, Wilhelmus Adrianus Maria ; Liu, W T; Soares Junior, João Navarro
Fonte: Ieee Journal of Solid-State Circuits. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
VAN NOIJE, Wilhelmus Adrianus Maria e LIU, W T e SOARES JUNIOR, João Navarro. Precise final state determination of mismatched cmos latches. Ieee Journal of Solid-State Circuits, v. 30, n. 5 , p. 607-11, 1995Tradução . . Acesso em: 16 nov. 2025.
APA
Van Noije, W. A. M., Liu, W. T., & Soares Junior, J. N. (1995). Precise final state determination of mismatched cmos latches. Ieee Journal of Solid-State Circuits, 30( 5 ), 607-11.
NLM
Van Noije WAM, Liu WT, Soares Junior JN. Precise final state determination of mismatched cmos latches. Ieee Journal of Solid-State Circuits. 1995 ;30( 5 ): 607-11.[citado 2025 nov. 16 ]
Vancouver
Van Noije WAM, Liu WT, Soares Junior JN. Precise final state determination of mismatched cmos latches. Ieee Journal of Solid-State Circuits. 1995 ;30( 5 ): 607-11.[citado 2025 nov. 16 ]
Trabalho de evento
Implementacao de um posicionador para gate-array tipo mar de portas (1995)
Perlaza Prado, J W; Van Noije, Wilhelmus Adrianus Maria
Fonte: Memorias. Nome do evento: Workshop Iberchip. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PERLAZA PRADO, J W e VAN NOIJE, Wilhelmus Adrianus Maria. Implementacao de um posicionador para gate-array tipo mar de portas. 1995, Anais.. Santa Fe de Bogota: Universidad de los Andes, 1995. . Acesso em: 16 nov. 2025.
APA
Perlaza Prado, J. W., & Van Noije, W. A. M. (1995). Implementacao de um posicionador para gate-array tipo mar de portas. In Memorias. Santa Fe de Bogota: Universidad de los Andes.
NLM
Perlaza Prado JW, Van Noije WAM. Implementacao de um posicionador para gate-array tipo mar de portas. Memorias. 1995 ;[citado 2025 nov. 16 ]
Vancouver
Perlaza Prado JW, Van Noije WAM. Implementacao de um posicionador para gate-array tipo mar de portas. Memorias. 1995 ;[citado 2025 nov. 16 ]
Trabalho de evento
Projeto do circuito demux 8: 1 com byte align no padrao sonet / sda a taxas de 1,25gb / s (1995)
Romão, Fábio Luís; Soares Junior, João Navarro ; Silveira, Reinaldo; Van Noije, Wilhelmus Adrianus Maria
Fonte: Memorias. Nome do evento: Workshop Iberchip. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROMÃO, Fábio Luís et al. Projeto do circuito demux 8: 1 com byte align no padrao sonet / sda a taxas de 1,25gb / s. 1995, Anais.. Santa Fe de Bogota: Universidad de los Andes, 1995. . Acesso em: 16 nov. 2025.
APA
Romão, F. L., Soares Junior, J. N., Silveira, R., & Van Noije, W. A. M. (1995). Projeto do circuito demux 8: 1 com byte align no padrao sonet / sda a taxas de 1,25gb / s. In Memorias. Santa Fe de Bogota: Universidad de los Andes.
NLM
Romão FL, Soares Junior JN, Silveira R, Van Noije WAM. Projeto do circuito demux 8: 1 com byte align no padrao sonet / sda a taxas de 1,25gb / s. Memorias. 1995 ;[citado 2025 nov. 16 ]
Vancouver
Romão FL, Soares Junior JN, Silveira R, Van Noije WAM. Projeto do circuito demux 8: 1 com byte align no padrao sonet / sda a taxas de 1,25gb / s. Memorias. 1995 ;[citado 2025 nov. 16 ]
Trabalho de evento
High speed cmos ecl-compatible input circuit (1995)
Soares Junior, João Navarro ; Van Noije, Wilhelmus Adrianus Maria
Fonte: Proceedings. Nome do evento: Congress of the Brazilian Microelectronics Society. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOARES JUNIOR, João Navarro e VAN NOIJE, Wilhelmus Adrianus Maria. High speed cmos ecl-compatible input circuit. 1995, Anais.. Porto Alegre: Instituto de Informatica da Ufrgs, 1995. . Acesso em: 16 nov. 2025.
APA
Soares Junior, J. N., & Van Noije, W. A. M. (1995). High speed cmos ecl-compatible input circuit. In Proceedings. Porto Alegre: Instituto de Informatica da Ufrgs.
NLM
Soares Junior JN, Van Noije WAM. High speed cmos ecl-compatible input circuit. Proceedings. 1995 ;[citado 2025 nov. 16 ]
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Soares Junior JN, Van Noije WAM. High speed cmos ecl-compatible input circuit. Proceedings. 1995 ;[citado 2025 nov. 16 ]

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