A 1.4Gbit/s CMOS for 50Ω ECL systems (1997)
- Authors:
- USP affiliated authors: SOARES JUNIOR, JOAO NAVARRO - EP ; NOIJE, WILHELMUS ADRIANUS MARIA VAN - EP ; SILVEIRA, REINALDO - EP ; ROMÃO, FABIO LUIS - EP
- Unidade: EP
- Assunto: CIRCUITOS INTEGRADOS
- Language: Inglês
- Imprenta:
- Publisher: IEEE Computer Society Press
- Publisher place: Los Alamitos
- Date published: 1997
- Source:
- Título: Proceedings
- Conference titles: Great Lakes Symposium on VLSI
-
ABNT
SOARES JUNIOR, João Navarro et al. A 1.4Gbit/s CMOS for 50Ω ECL systems. 1997, Anais.. Los Alamitos: IEEE Computer Society Press, 1997. . Acesso em: 10 jan. 2026. -
APA
Soares Junior, J. N., Silveira, R., Romão, F. L., & Van Noije, W. A. M. (1997). A 1.4Gbit/s CMOS for 50Ω ECL systems. In Proceedings. Los Alamitos: IEEE Computer Society Press. -
NLM
Soares Junior JN, Silveira R, Romão FL, Van Noije WAM. A 1.4Gbit/s CMOS for 50Ω ECL systems. Proceedings. 1997 ;[citado 2026 jan. 10 ] -
Vancouver
Soares Junior JN, Silveira R, Romão FL, Van Noije WAM. A 1.4Gbit/s CMOS for 50Ω ECL systems. Proceedings. 1997 ;[citado 2026 jan. 10 ] - 1.2 gb / s sonet / sdh demux in cmos technology
- Projeto do circuito demux 8: 1 com byte align no padrao sonet / sda a taxas de 1,25gb / s
- Projeto do circuito mux 8.1 no padrao sonet / sdh a taxas de 1,25gb / s na tecnologia cmos 0,7m
- Circuito buffer conversor cmos / ecl
- Modeling and E1/TU12 mapper for SDH systems
- More flexible sea-of-gates structure
- Arquitetura avançada de uma matriz de portas em CMOS
- Linear time algorithm for transistor chaining of static and dynamic cmos circuits with applications to sog structures
- Linear algorithm for optimal static cmos cell layouts on sog structures
- Ambiente de síntese de circuitos CMOS de alto desempenho
How to cite
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
