ReP USP - Resultado da busca

Tese (Doutorado)
Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs (2023)
Souza Junior, Carlos Alberto Oliveira de ; Diniz, Pedro Nuno Cruz (coorient); Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: HARDWARE, CIRCUITOS FPGA, EQUAÇÕES DIFERENCIAIS ORDINÁRIAS
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ABNT
SOUZA JUNIOR, Carlos Alberto Oliveira de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs. 2023. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2023. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/. Acesso em: 19 ago. 2024.
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Souza Junior, C. A. O. de. (2023). Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/
NLM
Souza Junior CAO de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs [Internet]. 2023 ;[citado 2024 ago. 19 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/
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Souza Junior CAO de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs [Internet]. 2023 ;[citado 2024 ago. 19 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/
Tese (Doutorado)
Lina: a fast design optimisation tool for software-based FPGA programming (2022)
Perina, Andre Bannwart; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: CIRCUITOS FPGA, ARQUITETURA DE SOFTWARE, C++ (LINGUAGEM DE PROGRAMAÇÃO), C (LINGUAGEM DE PROGRAMAÇÃO), MONTADORES E COMPILADORES
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PERINA, Andre Bannwart. Lina: a fast design optimisation tool for software-based FPGA programming. 2022. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/. Acesso em: 19 ago. 2024.
APA
Perina, A. B. (2022). Lina: a fast design optimisation tool for software-based FPGA programming (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
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Perina AB. Lina: a fast design optimisation tool for software-based FPGA programming [Internet]. 2022 ;[citado 2024 ago. 19 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
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Perina AB. Lina: a fast design optimisation tool for software-based FPGA programming [Internet]. 2022 ;[citado 2024 ago. 19 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
Dissertação (Mestrado)
A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (2022)
Oliveira, Caio César Soares; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: ANÁLISE DE DADOS, TEMPO-REAL, CIRCUITOS FPGA, PROCESSAMENTO DE DADOS, SOFTWARES
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ABNT
OLIVEIRA, Caio César Soares. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency. 2022. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/. Acesso em: 19 ago. 2024.
APA
Oliveira, C. C. S. (2022). A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
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Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2024 ago. 19 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
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Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2024 ago. 19 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
Tese (Doutorado)
Fast Code Exploration for Pipeline Processing in FPGA Accelerators (2019)
Rosa, Leandro de Souza; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: CIRCUITOS FPGA, HARDWARE, COMPUTAÇÃO RECONFIGURÁVEL
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ROSA, Leandro de Souza. Fast Code Exploration for Pipeline Processing in FPGA Accelerators. 2019. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2019. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/. Acesso em: 19 ago. 2024.
APA
Rosa, L. de S. (2019). Fast Code Exploration for Pipeline Processing in FPGA Accelerators (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
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Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
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Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
Tese (Doutorado)
Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS (2018)
Pereira, Erinaldo da Silva; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: FRAMEWORKS, CIRCUITOS FPGA, CIÊNCIA DA COMPUTAÇÃO, CLIMA
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PEREIRA, Erinaldo da Silva. Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS. 2018. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2018. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/. Acesso em: 19 ago. 2024.
APA
Pereira, E. da S. (2018). Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/
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Pereira E da S. Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS [Internet]. 2018 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/
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Pereira E da S. Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS [Internet]. 2018 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/
Dissertação (Mestrado)
Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro (2018)
Costa, Thadeu Antonio Ferreira de Melo; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: MÉTODO DE MONTE CARLO, CIRCUITOS FPGA, GERAÇÃO DE NÚMEROS ALEATÓRIOS, MERCADO FINANCEIRO, BOLSA DE VALORES, FINANÇAS
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COSTA, Thadeu Antonio Ferreira de Melo. Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro. 2018. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2018. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/. Acesso em: 19 ago. 2024.
APA
Costa, T. A. F. de M. (2018). Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/
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Costa TAF de M. Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro [Internet]. 2018 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/
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Costa TAF de M. Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro [Internet]. 2018 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/
Tese (Doutorado)
Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão (2017)
Holanda, Jose Arnaldo Mascagni de; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, VISÃO COMPUTACIONAL, HARDWARE, SOFTWARES, CIRCULAÇÃO DE PEDESTRES
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HOLANDA, Jose Arnaldo Mascagni de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão. 2017. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/. Acesso em: 19 ago. 2024.
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Holanda, J. A. M. de. (2017). Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/
NLM
Holanda JAM de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão [Internet]. 2017 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/
Vancouver
Holanda JAM de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão [Internet]. 2017 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/
Dissertação (Mestrado)
A hardware/software codesign for the chemical reactivity of BRAMS (2017)
Souza Junior, Carlos Alberto Oliveira de; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: HARDWARE, CIRCUITOS FPGA, PREVISÃO DO TEMPO, SOFTWARES, COMPUTAÇÃO RECONFIGURÁVEL
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOUZA JUNIOR, Carlos Alberto Oliveira de. A hardware/software codesign for the chemical reactivity of BRAMS. 2017. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/. Acesso em: 19 ago. 2024.
APA
Souza Junior, C. A. O. de. (2017). A hardware/software codesign for the chemical reactivity of BRAMS (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/
NLM
Souza Junior CAO de. A hardware/software codesign for the chemical reactivity of BRAMS [Internet]. 2017 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/
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Souza Junior CAO de. A hardware/software codesign for the chemical reactivity of BRAMS [Internet]. 2017 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/
Tese (Doutorado)
Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA (2016)
Silva, Bruno de Abreu; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES, CIRCUITOS FPGA, SISTEMAS EMBUTIDOS, MINERAÇÃO DE DADOS, CONSUMO DE ENERGIA ELÉTRICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
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SILVA, Bruno de Abreu. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA. 2016. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/. Acesso em: 19 ago. 2024.
APA
Silva, B. de A. (2016). Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
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Silva B de A. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA [Internet]. 2016 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
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Silva B de A. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA [Internet]. 2016 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
Dissertação (Mestrado)
Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP (2016)
Sumoyama, Alexandre Shigueru; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: SISTEMAS HÍBRIDOS, CIRCUITOS FPGA, SISTEMAS OPERACIONAIS, HARDWARE, MINERAÇÃO DE DADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SUMOYAMA, Alexandre Shigueru. Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP. 2016. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/. Acesso em: 19 ago. 2024.
APA
Sumoyama, A. S. (2016). Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/
NLM
Sumoyama AS. Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP [Internet]. 2016 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/
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Sumoyama AS. Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP [Internet]. 2016 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/
Dissertação (Mestrado)
P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 (2016)
Almeida Júnior, Carlos Roberto Pereira; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, SISTEMAS EMBUTIDOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ALMEIDA JÚNIOR, Carlos Roberto Pereira. P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3. 2016. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/. Acesso em: 19 ago. 2024.
APA
Almeida Júnior, C. R. P. (2016). P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/
NLM
Almeida Júnior CRP. P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 [Internet]. 2016 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/
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Almeida Júnior CRP. P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 [Internet]. 2016 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/
Tese (Doutorado)
LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs (2015)
Oliveira, Cristiano Bacelar de; Cardoso, João Manuel Paiva (Orientador); Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, HARDWARE, GERADORES DE COMPILADORES
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
OLIVEIRA, Cristiano Bacelar de. LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs. 2015. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2015. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/. Acesso em: 19 ago. 2024.
APA
Oliveira, C. B. de. (2015). LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/
NLM
Oliveira CB de. LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs [Internet]. 2015 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/
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Oliveira CB de. LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs [Internet]. 2015 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/
Dissertação (Mestrado)
Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA (2015)
Cunha Junior, Hélio Fernandes da; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: HARDWARE, CIRCUITOS FPGA, CIRCUITOS INTEGRADOS, REDES E COMUNICAÇÃO DE DADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
CUNHA JUNIOR, Hélio Fernandes da. Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA. 2015. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2015. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/. Acesso em: 19 ago. 2024.
APA
Cunha Junior, H. F. da. (2015). Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/
NLM
Cunha Junior HF da. Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA [Internet]. 2015 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/
Vancouver
Cunha Junior HF da. Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA [Internet]. 2015 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/
Dissertação (Mestrado)
Uma abordagem flexível para exploração da reutilização de dados on-chip orientada ao padrão de acesso à memória (2014)
Santos, Arnaldo Cesar dos; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: ALGORITMOS GENÉTICOS, CIRCUITOS FPGA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SANTOS, Arnaldo Cesar dos. Uma abordagem flexível para exploração da reutilização de dados on-chip orientada ao padrão de acesso à memória. 2014. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2014. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-11012018-162142/. Acesso em: 19 ago. 2024.
APA
Santos, A. C. dos. (2014). Uma abordagem flexível para exploração da reutilização de dados on-chip orientada ao padrão de acesso à memória (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-11012018-162142/
NLM
Santos AC dos. Uma abordagem flexível para exploração da reutilização de dados on-chip orientada ao padrão de acesso à memória [Internet]. 2014 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-11012018-162142/
Vancouver
Santos AC dos. Uma abordagem flexível para exploração da reutilização de dados on-chip orientada ao padrão de acesso à memória [Internet]. 2014 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-11012018-162142/
Dissertação (Mestrado)
Co-projeto hardware/software para cálculo de fluxo ótico (2013)
Lobo, Tiago MendonÃ§a; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: CIRCUITOS FPGA, COMPUTAÇÃO RECONFIGURÁVEL, PROGRAMAÇÃO CONCORRENTE, HARDWARE (ENSINO)
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
LOBO, Tiago MendonÃ§a. Co-projeto hardware/software para cálculo de fluxo ótico. 2013. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2013. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-28082013-094816/. Acesso em: 19 ago. 2024.
APA
Lobo, T. M. Ã. §a. (2013). Co-projeto hardware/software para cálculo de fluxo ótico (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-28082013-094816/
NLM
Lobo TMÃ§a. Co-projeto hardware/software para cálculo de fluxo ótico [Internet]. 2013 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-28082013-094816/
Vancouver
Lobo TMÃ§a. Co-projeto hardware/software para cálculo de fluxo ótico [Internet]. 2013 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-28082013-094816/
Dissertação (Mestrado)
Projeto de um controlador PID para controle de ganho de uma câmera com sensor CMOS utilizando computação reconfigurável (2011)
Rossi, Dráusio Linardi; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROSSI, Dráusio Linardi. Projeto de um controlador PID para controle de ganho de uma câmera com sensor CMOS utilizando computação reconfigurável. 2011. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2011. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-13012012-161407/. Acesso em: 19 ago. 2024.
APA
Rossi, D. L. (2011). Projeto de um controlador PID para controle de ganho de uma câmera com sensor CMOS utilizando computação reconfigurável (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-13012012-161407/
NLM
Rossi DL. Projeto de um controlador PID para controle de ganho de uma câmera com sensor CMOS utilizando computação reconfigurável [Internet]. 2011 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-13012012-161407/
Vancouver
Rossi DL. Projeto de um controlador PID para controle de ganho de uma câmera com sensor CMOS utilizando computação reconfigurável [Internet]. 2011 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-13012012-161407/
Dissertação (Mestrado)
Projeto de um sistema embarcado de predição de colisão e pedestres baseado em computação reconfigurável (2011)
Martinez, Leandro Andrade; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, CIRCUITOS FPGA
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ABNT
MARTINEZ, Leandro Andrade. Projeto de um sistema embarcado de predição de colisão e pedestres baseado em computação reconfigurável. 2011. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2011. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27022012-110356/. Acesso em: 19 ago. 2024.
APA
Martinez, L. A. (2011). Projeto de um sistema embarcado de predição de colisão e pedestres baseado em computação reconfigurável (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27022012-110356/
NLM
Martinez LA. Projeto de um sistema embarcado de predição de colisão e pedestres baseado em computação reconfigurável [Internet]. 2011 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27022012-110356/
Vancouver
Martinez LA. Projeto de um sistema embarcado de predição de colisão e pedestres baseado em computação reconfigurável [Internet]. 2011 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27022012-110356/

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