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Artigo de periodico
Memory aware design optimisation for high-level synthesis (2024)
Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei
Source: Journal of Signal Processing Systems. Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, ARQUITETURA DE SOFTWARE
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ABNT
PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. Memory aware design optimisation for high-level synthesis. Journal of Signal Processing Systems, v. No 2024, n. 11, p. 651-671, 2024Tradução . . Disponível em: https://doi.org/10.1007/s11265-024-01938-3. Acesso em: 29 jun. 2025.
APA
Perina, A. B., Becker, J., & Bonato, V. (2024). Memory aware design optimisation for high-level synthesis. Journal of Signal Processing Systems, No 2024( 11), 651-671. doi:10.1007/s11265-024-01938-3
NLM
Perina AB, Becker J, Bonato V. Memory aware design optimisation for high-level synthesis [Internet]. Journal of Signal Processing Systems. 2024 ; No 2024( 11): 651-671.[citado 2025 jun. 29 ] Available from: https://doi.org/10.1007/s11265-024-01938-3
Vancouver
Perina AB, Becker J, Bonato V. Memory aware design optimisation for high-level synthesis [Internet]. Journal of Signal Processing Systems. 2024 ; No 2024( 11): 651-671.[citado 2025 jun. 29 ] Available from: https://doi.org/10.1007/s11265-024-01938-3
Artigo de periodico
Design and evaluation of open-source soft-core processors (2024)
Gazziro, Mario; Assumpção Júnior, Jecel Mattos de; Ando Junior, Oswaldo Hideo; Cavallari, Marco Roberto ; Carmo, João Paulo Pereira do
Source: Electronics. Unidade: EESC
Subjects: CIRCUITOS FPGA, ENGENHARIA ELÉTRICA
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ABNT
GAZZIRO, Mario et al. Design and evaluation of open-source soft-core processors. Electronics, v. 13, n. 4, p. 1-20, 2024Tradução . . Disponível em: https://dx.doi.org/10.3390/electronics13040781. Acesso em: 29 jun. 2025.
APA
Gazziro, M., Assumpção Júnior, J. M. de, Ando Junior, O. H., Cavallari, M. R., & Carmo, J. P. P. do. (2024). Design and evaluation of open-source soft-core processors. Electronics, 13( 4), 1-20. doi:10.3390/electronics13040781
NLM
Gazziro M, Assumpção Júnior JM de, Ando Junior OH, Cavallari MR, Carmo JPP do. Design and evaluation of open-source soft-core processors [Internet]. Electronics. 2024 ; 13( 4): 1-20.[citado 2025 jun. 29 ] Available from: https://dx.doi.org/10.3390/electronics13040781
Vancouver
Gazziro M, Assumpção Júnior JM de, Ando Junior OH, Cavallari MR, Carmo JPP do. Design and evaluation of open-source soft-core processors [Internet]. Electronics. 2024 ; 13( 4): 1-20.[citado 2025 jun. 29 ] Available from: https://dx.doi.org/10.3390/electronics13040781
Tese (Doutorado)
Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs (2023)
Souza Junior, Carlos Alberto Oliveira de ; Diniz, Pedro Nuno Cruz (coorient); Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: HARDWARE, CIRCUITOS FPGA, EQUAÇÕES DIFERENCIAIS ORDINÁRIAS
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ABNT
SOUZA JUNIOR, Carlos Alberto Oliveira de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs. 2023. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2023. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/. Acesso em: 29 jun. 2025.
APA
Souza Junior, C. A. O. de. (2023). Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/
NLM
Souza Junior CAO de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs [Internet]. 2023 ;[citado 2025 jun. 29 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/
Vancouver
Souza Junior CAO de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs [Internet]. 2023 ;[citado 2025 jun. 29 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/
Dissertação (Mestrado)
Accelerating the alignment phase of Minimap2 genome assembly algorithm Using GACT-X in a commercial Cloud FPGA machine (2022)
Teng, Carolina; Fonseca, Fernando Josepetti (Orientador)
Unidade: EP
Subjects: CIRCUITOS FPGA, COMPUTAÇÃO EM NUVEM, BIOINFORMÁTICA, GENÔMICA, ALGORITMOS
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ABNT
TENG, Carolina. Accelerating the alignment phase of Minimap2 genome assembly algorithm Using GACT-X in a commercial Cloud FPGA machine. 2022. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-05092022-084236/. Acesso em: 29 jun. 2025.
APA
Teng, C. (2022). Accelerating the alignment phase of Minimap2 genome assembly algorithm Using GACT-X in a commercial Cloud FPGA machine (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de https://www.teses.usp.br/teses/disponiveis/3/3140/tde-05092022-084236/
NLM
Teng C. Accelerating the alignment phase of Minimap2 genome assembly algorithm Using GACT-X in a commercial Cloud FPGA machine [Internet]. 2022 ;[citado 2025 jun. 29 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-05092022-084236/
Vancouver
Teng C. Accelerating the alignment phase of Minimap2 genome assembly algorithm Using GACT-X in a commercial Cloud FPGA machine [Internet]. 2022 ;[citado 2025 jun. 29 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-05092022-084236/
Tese (Doutorado)
Lina: a fast design optimisation tool for software-based FPGA programming (2022)
Perina, Andre Bannwart; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: CIRCUITOS FPGA, ARQUITETURA DE SOFTWARE, C++ (LINGUAGEM DE PROGRAMAÇÃO), C (LINGUAGEM DE PROGRAMAÇÃO), MONTADORES E COMPILADORES
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ABNT
PERINA, Andre Bannwart. Lina: a fast design optimisation tool for software-based FPGA programming. 2022. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/. Acesso em: 29 jun. 2025.
APA
Perina, A. B. (2022). Lina: a fast design optimisation tool for software-based FPGA programming (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
NLM
Perina AB. Lina: a fast design optimisation tool for software-based FPGA programming [Internet]. 2022 ;[citado 2025 jun. 29 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
Vancouver
Perina AB. Lina: a fast design optimisation tool for software-based FPGA programming [Internet]. 2022 ;[citado 2025 jun. 29 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
Dissertação (Mestrado)
A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (2022)
Oliveira, Caio César Soares; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: ANÁLISE DE DADOS, TEMPO-REAL, CIRCUITOS FPGA, PROCESSAMENTO DE DADOS, SOFTWARES
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ABNT
OLIVEIRA, Caio César Soares. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency. 2022. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/. Acesso em: 29 jun. 2025.
APA
Oliveira, C. C. S. (2022). A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
NLM
Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2025 jun. 29 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
Vancouver
Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2025 jun. 29 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
Mestrado Profissionalizante
Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag (2020)
Batista, João Carlos; Tannús, Alberto (Orientador)
Unidade: ICMC
Subjects: CIRCUITOS FPGA, SISTEMAS EMBUTIDOS, ESPECTROSCOPIA DE RESSONÂNCIA MAGNÉTICA NUCLEAR, INTERFACE GRÁFICA
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ABNT
BATISTA, João Carlos. Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag. 2020. Mestrado Profissionalizante – Universidade de São Paulo, São Carlos, 2020. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55137/tde-09112020-183839/. Acesso em: 29 jun. 2025.
APA
Batista, J. C. (2020). Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag (Mestrado Profissionalizante). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55137/tde-09112020-183839/
NLM
Batista JC. Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag [Internet]. 2020 ;[citado 2025 jun. 29 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55137/tde-09112020-183839/
Vancouver
Batista JC. Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag [Internet]. 2020 ;[citado 2025 jun. 29 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55137/tde-09112020-183839/
Tese (Doutorado)
Fast Code Exploration for Pipeline Processing in FPGA Accelerators (2019)
Rosa, Leandro de Souza; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: CIRCUITOS FPGA, HARDWARE, COMPUTAÇÃO RECONFIGURÁVEL
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROSA, Leandro de Souza. Fast Code Exploration for Pipeline Processing in FPGA Accelerators. 2019. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2019. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/. Acesso em: 29 jun. 2025.
APA
Rosa, L. de S. (2019). Fast Code Exploration for Pipeline Processing in FPGA Accelerators (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
NLM
Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
Vancouver
Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
Trabalho de evento-resumo
Lina: timing-constrained high-level synthesis performance estimator for fast DSE (2019)
Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei
Source: Proceedings. Conference titles: International Conference on Field-Programmable Technology - ICFPT. Unidade: ICMC
Subjects: CIRCUITOS FPGA, BENCHMARKS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. Lina: timing-constrained high-level synthesis performance estimator for fast DSE. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICFPT47387.2019.00063. Acesso em: 29 jun. 2025.
APA
Perina, A. B., Becker, J., & Bonato, V. (2019). Lina: timing-constrained high-level synthesis performance estimator for fast DSE. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICFPT47387.2019.00063
NLM
Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;[citado 2025 jun. 29 ] Available from: https://doi.org/10.1109/ICFPT47387.2019.00063
Vancouver
Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;[citado 2025 jun. 29 ] Available from: https://doi.org/10.1109/ICFPT47387.2019.00063
Artigo de periodico
Scaling up modulo scheduling for high-level synthesis (2019)
Rosa, Leandro de Souza; Bouganis, Christos-Savvas; Bonato, Vanderlei
Source: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. Unidade: ICMC
Subjects: CIRCUITOS FPGA, ALGORITMOS GENÉTICOS, COMPUTAÇÃO RECONFIGURÁVEL, ALGORITMOS DE SCHEDULING, SCHEDULING
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, v. 38, n. 5, p. 912-925, 2019Tradução . . Disponível em: https://doi.org/10.1109/TCAD.2018.2834440. Acesso em: 29 jun. 2025.
APA
Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2019). Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 38( 5), 912-925. doi:10.1109/TCAD.2018.2834440
NLM
Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2025 jun. 29 ] Available from: https://doi.org/10.1109/TCAD.2018.2834440
Vancouver
Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2025 jun. 29 ] Available from: https://doi.org/10.1109/TCAD.2018.2834440
Tese (Doutorado)
Metodologias para desenvolvimento de mapas auto-organizáveis de Kohonen executados em FPGA (2018)
Sousa, Miguel Angelo de Abreu de; Del Moral Hernandez, Emilio (Orientador)
Unidade: EP
Subjects: CIRCUITOS FPGA, REDES NEURAIS, RECONHECIMENTO DE PADRÕES, PROCESSAMENTO DE IMAGENS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOUSA, Miguel Angelo de Abreu de. Metodologias para desenvolvimento de mapas auto-organizáveis de Kohonen executados em FPGA. 2018. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2018. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3142/tde-06092018-091449/. Acesso em: 29 jun. 2025.
APA
Sousa, M. A. de A. de. (2018). Metodologias para desenvolvimento de mapas auto-organizáveis de Kohonen executados em FPGA (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3142/tde-06092018-091449/
NLM
Sousa MA de A de. Metodologias para desenvolvimento de mapas auto-organizáveis de Kohonen executados em FPGA [Internet]. 2018 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3142/tde-06092018-091449/
Vancouver
Sousa MA de A de. Metodologias para desenvolvimento de mapas auto-organizáveis de Kohonen executados em FPGA [Internet]. 2018 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3142/tde-06092018-091449/
Tese (Doutorado)
Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS (2018)
Pereira, Erinaldo da Silva; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: FRAMEWORKS, CIRCUITOS FPGA, CIÊNCIA DA COMPUTAÇÃO, CLIMA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PEREIRA, Erinaldo da Silva. Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS. 2018. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2018. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/. Acesso em: 29 jun. 2025.
APA
Pereira, E. da S. (2018). Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/
NLM
Pereira E da S. Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS [Internet]. 2018 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/
Vancouver
Pereira E da S. Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS [Internet]. 2018 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/
Dissertação (Mestrado)
Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro (2018)
Costa, Thadeu Antonio Ferreira de Melo; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: MÉTODO DE MONTE CARLO, CIRCUITOS FPGA, GERAÇÃO DE NÚMEROS ALEATÓRIOS, MERCADO FINANCEIRO, BOLSA DE VALORES, FINANÇAS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
COSTA, Thadeu Antonio Ferreira de Melo. Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro. 2018. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2018. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/. Acesso em: 29 jun. 2025.
APA
Costa, T. A. F. de M. (2018). Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/
NLM
Costa TAF de M. Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro [Internet]. 2018 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/
Vancouver
Costa TAF de M. Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro [Internet]. 2018 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/
Dissertação (Mestrado)
Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA (2016)
Chaves, Mario Henrique; Tatizawa, Hédio (Orientador)
Unidade: IEE
Subjects: COMBUSTÍVEIS, CIRCUITOS FPGA, MOTORES DE COMBUSTÃO INTERNA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
CHAVES, Mario Henrique. Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA. 2016. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/106/106131/tde-11082016-182039/. Acesso em: 29 jun. 2025.
APA
Chaves, M. H. (2016). Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/106/106131/tde-11082016-182039/
NLM
Chaves MH. Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA [Internet]. 2016 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/106/106131/tde-11082016-182039/
Vancouver
Chaves MH. Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA [Internet]. 2016 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/106/106131/tde-11082016-182039/
Tese (Doutorado)
Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA (2016)
Silva, Bruno de Abreu; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES, CIRCUITOS FPGA, SISTEMAS EMBUTIDOS, MINERAÇÃO DE DADOS, CONSUMO DE ENERGIA ELÉTRICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SILVA, Bruno de Abreu. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA. 2016. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/. Acesso em: 29 jun. 2025.
APA
Silva, B. de A. (2016). Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
NLM
Silva B de A. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA [Internet]. 2016 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
Vancouver
Silva B de A. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA [Internet]. 2016 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
Dissertação (Mestrado)
Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP (2016)
Sumoyama, Alexandre Shigueru; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: SISTEMAS HÍBRIDOS, CIRCUITOS FPGA, SISTEMAS OPERACIONAIS, HARDWARE, MINERAÇÃO DE DADOS
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ABNT
SUMOYAMA, Alexandre Shigueru. Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP. 2016. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/. Acesso em: 29 jun. 2025.
APA
Sumoyama, A. S. (2016). Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/
NLM
Sumoyama AS. Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP [Internet]. 2016 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/
Vancouver
Sumoyama AS. Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP [Internet]. 2016 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/
Dissertação (Mestrado)
P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 (2016)
Almeida Júnior, Carlos Roberto Pereira; Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, SISTEMAS EMBUTIDOS
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ABNT
ALMEIDA JÚNIOR, Carlos Roberto Pereira. P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3. 2016. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/. Acesso em: 29 jun. 2025.
APA
Almeida Júnior, C. R. P. (2016). P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/
NLM
Almeida Júnior CRP. P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 [Internet]. 2016 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/
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Almeida Júnior CRP. P2l - Uma ferramenta de profiling a nível de instrução para o processador softcore LEON3 [Internet]. 2016 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-18112016-091526/
Tese (Doutorado)
LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs (2015)
Oliveira, Cristiano Bacelar de; Cardoso, João Manuel Paiva (Orientador); Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, HARDWARE, GERADORES DE COMPILADORES
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ABNT
OLIVEIRA, Cristiano Bacelar de. LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs. 2015. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2015. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/. Acesso em: 29 jun. 2025.
APA
Oliveira, C. B. de. (2015). LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/
NLM
Oliveira CB de. LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs [Internet]. 2015 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/
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Oliveira CB de. LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs [Internet]. 2015 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-30082016-160232/
Dissertação (Mestrado)
Algoritmos de tempo real para melhoramento de imagens capturadas no espectro do infravermelho projetados para síntese em FPGA (2015)
Rotava, Lucas; Rodrigues, Evandro Luis Linhari (Orientador)
Unidade: EESC
Subjects: CIRCUITOS FPGA, ALGORITMOS, PROCESSAMENTO DE IMAGENS
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ABNT
ROTAVA, Lucas. Algoritmos de tempo real para melhoramento de imagens capturadas no espectro do infravermelho projetados para síntese em FPGA. 2015. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2015. Disponível em: http://www.teses.usp.br/teses/disponiveis/18/18152/tde-21012016-143940/. Acesso em: 29 jun. 2025.
APA
Rotava, L. (2015). Algoritmos de tempo real para melhoramento de imagens capturadas no espectro do infravermelho projetados para síntese em FPGA (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/18/18152/tde-21012016-143940/
NLM
Rotava L. Algoritmos de tempo real para melhoramento de imagens capturadas no espectro do infravermelho projetados para síntese em FPGA [Internet]. 2015 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/18/18152/tde-21012016-143940/
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Rotava L. Algoritmos de tempo real para melhoramento de imagens capturadas no espectro do infravermelho projetados para síntese em FPGA [Internet]. 2015 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/18/18152/tde-21012016-143940/
Dissertação (Mestrado)
Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA (2015)
Cunha Junior, Hélio Fernandes da; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: HARDWARE, CIRCUITOS FPGA, CIRCUITOS INTEGRADOS, REDES E COMUNICAÇÃO DE DADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
CUNHA JUNIOR, Hélio Fernandes da. Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA. 2015. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2015. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/. Acesso em: 29 jun. 2025.
APA
Cunha Junior, H. F. da. (2015). Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/
NLM
Cunha Junior HF da. Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA [Internet]. 2015 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/
Vancouver
Cunha Junior HF da. Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA [Internet]. 2015 ;[citado 2025 jun. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/

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