Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS (2019)
- Authors:
- USP affiliated authors: SOARES JUNIOR, JOAO NAVARRO - EESC ; LUPPE, MAXIMILIAM - EESC ; CAMPOS, ARTHUR LOMBARDI - EESC
- Unidade: EESC
- DOI: 10.1145/3338852.3339857
- Subjects: CIRCUITOS INTEGRADOS; CONVERSORES ELÉTRICOS; ENGENHARIA ELÉTRICA
- Language: Inglês
- Imprenta:
- Publisher: ACM
- Publisher place: New York, NY, USA
- Date published: 2019
- Source:
- Título do periódico: Proceedings
- Conference titles: Symposium on Integrated Circuits and Systems Design - SBCCI
- Este periódico é de assinatura
- Este artigo NÃO é de acesso aberto
- Cor do Acesso Aberto: closed
-
ABNT
CAMPOS, Arthur Lombardi e SOARES JUNIOR, João Navarro e LUPPE, Maximiliam. Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS. 2019, Anais.. New York, NY, USA: ACM, 2019. Disponível em: https://doi.org/10.1145/3338852.3339857. Acesso em: 19 abr. 2024. -
APA
Campos, A. L., Soares Junior, J. N., & Luppe, M. (2019). Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS. In Proceedings. New York, NY, USA: ACM. doi:10.1145/3338852.3339857 -
NLM
Campos AL, Soares Junior JN, Luppe M. Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS [Internet]. Proceedings. 2019 ;[citado 2024 abr. 19 ] Available from: https://doi.org/10.1145/3338852.3339857 -
Vancouver
Campos AL, Soares Junior JN, Luppe M. Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS [Internet]. Proceedings. 2019 ;[citado 2024 abr. 19 ] Available from: https://doi.org/10.1145/3338852.3339857 - A low-power 10-bit 0.01-to-12-MS/s asynchronous SAR ADC in 65-nm CMOS
- Performance comparison of high-speed dual modulus prescalers using metaheuristic sizing/optimization
- Design of a low-power 10-bit 12-MS/s asynchronous SAR ADC
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Informações sobre o DOI: 10.1145/3338852.3339857 (Fonte: oaDOI API)
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