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Dissertação (Mestrado)
Verificação funcional para circuitos de transmissão e recepção de sinais mistos (2017)
Martins, Vinícius Antonio de Oliveira; Wang, Jiang Chau (Orientador)
Unidade: EP
Subjects: CIRCUITOS DIGITAIS, CIRCUITOS INTEGRADOS, ENGENHARIA ELÉTRICA
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ABNT
MARTINS, Vinícius Antonio de Oliveira. Verificação funcional para circuitos de transmissão e recepção de sinais mistos. 2017. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-12072017-081700/. Acesso em: 16 nov. 2025.
APA
Martins, V. A. de O. (2017). Verificação funcional para circuitos de transmissão e recepção de sinais mistos (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-12072017-081700/
NLM
Martins VA de O. Verificação funcional para circuitos de transmissão e recepção de sinais mistos [Internet]. 2017 ;[citado 2025 nov. 16 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-12072017-081700/
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Martins VA de O. Verificação funcional para circuitos de transmissão e recepção de sinais mistos [Internet]. 2017 ;[citado 2025 nov. 16 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-12072017-081700/
Dissertação (Mestrado)
Ferramenta CAD para extração de modelo de cobertura de saída por itens em verificação funcional (2011)
Muñoz Quispe, Joel Iván; Wang, Jiang Chau (Orientador)
Unidade: EP
Subjects: MICROELETRÔNICA, CIRCUITOS INTEGRADOS, QUALIDADE DO PROJETO
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ABNT
MUÑOZ QUISPE, Joel Iván. Ferramenta CAD para extração de modelo de cobertura de saída por itens em verificação funcional. 2011. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2011. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-15032012-120402/. Acesso em: 16 nov. 2025.
APA
Muñoz Quispe, J. I. (2011). Ferramenta CAD para extração de modelo de cobertura de saída por itens em verificação funcional (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-15032012-120402/
NLM
Muñoz Quispe JI. Ferramenta CAD para extração de modelo de cobertura de saída por itens em verificação funcional [Internet]. 2011 ;[citado 2025 nov. 16 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-15032012-120402/
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Muñoz Quispe JI. Ferramenta CAD para extração de modelo de cobertura de saída por itens em verificação funcional [Internet]. 2011 ;[citado 2025 nov. 16 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-15032012-120402/
Artigo de periodico
A Functional Verification Methodology Based on Parameter Domains for Efficient Input Stimuli Generation and Coverage Modeling (2011)
Castro Márquez, Carlos Iván; Tobar, Edgar Leonardo Romero; Strum, Marius; Wang, Jiang Chau
Source: Journal of Electronic Testing. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
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ABNT
CASTRO MÁRQUEZ, Carlos Iván et al. A Functional Verification Methodology Based on Parameter Domains for Efficient Input Stimuli Generation and Coverage Modeling. Journal of Electronic Testing, v. 27, n. 4, p. 485-503, 2011Tradução . . Disponível em: https://doi.org/10.1007/s10836-011-5225-8. Acesso em: 16 nov. 2025.
APA
Castro Márquez, C. I., Tobar, E. L. R., Strum, M., & Wang, J. C. (2011). A Functional Verification Methodology Based on Parameter Domains for Efficient Input Stimuli Generation and Coverage Modeling. Journal of Electronic Testing, 27( 4), 485-503. doi:10.1007/s10836-011-5225-8
NLM
Castro Márquez CI, Tobar ELR, Strum M, Wang JC. A Functional Verification Methodology Based on Parameter Domains for Efficient Input Stimuli Generation and Coverage Modeling [Internet]. Journal of Electronic Testing. 2011 ; 27( 4): 485-503.[citado 2025 nov. 16 ] Available from: https://doi.org/10.1007/s10836-011-5225-8
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Castro Márquez CI, Tobar ELR, Strum M, Wang JC. A Functional Verification Methodology Based on Parameter Domains for Efficient Input Stimuli Generation and Coverage Modeling [Internet]. Journal of Electronic Testing. 2011 ; 27( 4): 485-503.[citado 2025 nov. 16 ] Available from: https://doi.org/10.1007/s10836-011-5225-8
Tese (Doutorado)
Contribuições à verificação funcional ajustada por cobertura para núcleos de hardware de comunicação de multimídia (2010)
Romero Tobar, Edgar Leonardo; Wang, Jiang Chau (Orientador)
Unidade: EP
Subjects: MICROELETRÔNICA, CIRCUITOS INTEGRADOS, QUALIDADE DO PROJETO
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ABNT
ROMERO TOBAR, Edgar Leonardo. Contribuições à verificação funcional ajustada por cobertura para núcleos de hardware de comunicação de multimídia. 2010. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2010. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-20082010-160736/. Acesso em: 16 nov. 2025.
APA
Romero Tobar, E. L. (2010). Contribuições à verificação funcional ajustada por cobertura para núcleos de hardware de comunicação de multimídia (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-20082010-160736/
NLM
Romero Tobar EL. Contribuições à verificação funcional ajustada por cobertura para núcleos de hardware de comunicação de multimídia [Internet]. 2010 ;[citado 2025 nov. 16 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-20082010-160736/
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Romero Tobar EL. Contribuições à verificação funcional ajustada por cobertura para núcleos de hardware de comunicação de multimídia [Internet]. 2010 ;[citado 2025 nov. 16 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-20082010-160736/
Dissertação (Mestrado)
Uma metodologia analítico-determinística para a avaliação de desempenho no tempo de processadores de rede implementados como sistemas-sobre-silício (2007)
Faria, Frederico de; Wang, Jiang Chau (Orientador)
Unidade: EP
Subjects: CIRCUITOS DIGITAIS (MODELAGEM), CIRCUITOS INTEGRADOS, SISTEMA DE COMUNICAÇÃO, ANÁLISE DE DESEMPENHO, MODELOS MATEMÁTICOS, SILÍCIO
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ABNT
FARIA, Frederico de. Uma metodologia analítico-determinística para a avaliação de desempenho no tempo de processadores de rede implementados como sistemas-sobre-silício. 2007. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2007. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-26122008-110935/. Acesso em: 16 nov. 2025.
APA
Faria, F. de. (2007). Uma metodologia analítico-determinística para a avaliação de desempenho no tempo de processadores de rede implementados como sistemas-sobre-silício (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-26122008-110935/
NLM
Faria F de. Uma metodologia analítico-determinística para a avaliação de desempenho no tempo de processadores de rede implementados como sistemas-sobre-silício [Internet]. 2007 ;[citado 2025 nov. 16 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-26122008-110935/
Vancouver
Faria F de. Uma metodologia analítico-determinística para a avaliação de desempenho no tempo de processadores de rede implementados como sistemas-sobre-silício [Internet]. 2007 ;[citado 2025 nov. 16 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-26122008-110935/
Tese (Livre Docência)
Contribuições para atividades de síntese, verificação e teste no fluxo de projeto de ASIC'S (2006)
Wang, Jiang Chau
Unidade: EP
Subjects: MICROELETRÔNICA, CIRCUITOS INTEGRADOS
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ABNT
WANG, Jiang Chau. Contribuições para atividades de síntese, verificação e teste no fluxo de projeto de ASIC'S. 2006. Tese (Livre Docência) – Universidade de São Paulo, São Paulo, 2006. . Acesso em: 16 nov. 2025.
APA
Wang, J. C. (2006). Contribuições para atividades de síntese, verificação e teste no fluxo de projeto de ASIC'S (Tese (Livre Docência). Universidade de São Paulo, São Paulo.
NLM
Wang JC. Contribuições para atividades de síntese, verificação e teste no fluxo de projeto de ASIC'S. 2006 ;[citado 2025 nov. 16 ]
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Wang JC. Contribuições para atividades de síntese, verificação e teste no fluxo de projeto de ASIC'S. 2006 ;[citado 2025 nov. 16 ]
Tese (Doutorado)
Uma metodologia de projetos para circuitos com reconfiguração dinâmica de hardware aplicada a support vector machines (2006)
Gonzalez, José Artur Quilici; Wang, Jiang Chau (Orientador)
Unidade: EP
Subjects: HARDWARE, CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
GONZALEZ, José Artur Quilici. Uma metodologia de projetos para circuitos com reconfiguração dinâmica de hardware aplicada a support vector machines. 2006. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2006. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-13032007-153757/. Acesso em: 16 nov. 2025.
APA
Gonzalez, J. A. Q. (2006). Uma metodologia de projetos para circuitos com reconfiguração dinâmica de hardware aplicada a support vector machines (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-13032007-153757/
NLM
Gonzalez JAQ. Uma metodologia de projetos para circuitos com reconfiguração dinâmica de hardware aplicada a support vector machines [Internet]. 2006 ;[citado 2025 nov. 16 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-13032007-153757/
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Gonzalez JAQ. Uma metodologia de projetos para circuitos com reconfiguração dinâmica de hardware aplicada a support vector machines [Internet]. 2006 ;[citado 2025 nov. 16 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-13032007-153757/
Dissertação (Mestrado)
Algoritmos de otimização de planos de teste de unidades funcionais para circuitos BIST (2001)
Gonzalez, José Artur Quilici; Wang, Jiang Chau (Orientador)
Unidade: EP
Subjects: CAD, CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
GONZALEZ, José Artur Quilici. Algoritmos de otimização de planos de teste de unidades funcionais para circuitos BIST. 2001. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2001. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-18032002-143753/. Acesso em: 16 nov. 2025.
APA
Gonzalez, J. A. Q. (2001). Algoritmos de otimização de planos de teste de unidades funcionais para circuitos BIST (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-18032002-143753/
NLM
Gonzalez JAQ. Algoritmos de otimização de planos de teste de unidades funcionais para circuitos BIST [Internet]. 2001 ;[citado 2025 nov. 16 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-18032002-143753/
Vancouver
Gonzalez JAQ. Algoritmos de otimização de planos de teste de unidades funcionais para circuitos BIST [Internet]. 2001 ;[citado 2025 nov. 16 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-18032002-143753/
Trabalho de evento
Synthesis of multi-burst controllers as modified Huffman machines (2001)
Oliveira, Duarte Lopes de; Strum, Marius; Wang, Jiang Chau ; Cunha, Wagner C
Source: Proceedings. Conference titles: Symposium on Integrated Circuits and Systems Design. Unidade: EP
Subjects: CIRCUITOS INTEGRADOS, ALGORITMOS E ESTRUTURAS DE DADOS, SINAL
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ABNT
OLIVEIRA, Duarte Lopes de et al. Synthesis of multi-burst controllers as modified Huffman machines. 2001, Anais.. [Los Alamitos]: IEEE, 2001. Disponível em: https://doi.org/10.1109/SBCCI.2001.953030. Acesso em: 16 nov. 2025.
APA
Oliveira, D. L. de, Strum, M., Wang, J. C., & Cunha, W. C. (2001). Synthesis of multi-burst controllers as modified Huffman machines. In Proceedings. [Los Alamitos]: IEEE. doi:10.1109/SBCCI.2001.953030
NLM
Oliveira DL de, Strum M, Wang JC, Cunha WC. Synthesis of multi-burst controllers as modified Huffman machines [Internet]. Proceedings. 2001 ;[citado 2025 nov. 16 ] Available from: https://doi.org/10.1109/SBCCI.2001.953030
Vancouver
Oliveira DL de, Strum M, Wang JC, Cunha WC. Synthesis of multi-burst controllers as modified Huffman machines [Internet]. Proceedings. 2001 ;[citado 2025 nov. 16 ] Available from: https://doi.org/10.1109/SBCCI.2001.953030
Trabalho de evento
Direct synthesis of speed-independent circuits using multi-burst graph specification (2000)
Oliveira, Duarte Lopes de; Strum, Marius; Wang, Jiang Chau ; Cunha, Wagner C.
Source: SBMicro 2000: proceedings. Conference titles: International Conference on Microelectronics and Packaging. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
OLIVEIRA, Duarte Lopes de et al. Direct synthesis of speed-independent circuits using multi-burst graph specification. 2000, Anais.. Manaus: SBMicro/UA/UFRGS/UNICAMP/USP, 2000. . Acesso em: 16 nov. 2025.
APA
Oliveira, D. L. de, Strum, M., Wang, J. C., & Cunha, W. C. (2000). Direct synthesis of speed-independent circuits using multi-burst graph specification. In SBMicro 2000: proceedings. Manaus: SBMicro/UA/UFRGS/UNICAMP/USP.
NLM
Oliveira DL de, Strum M, Wang JC, Cunha WC. Direct synthesis of speed-independent circuits using multi-burst graph specification. SBMicro 2000: proceedings. 2000 ;[citado 2025 nov. 16 ]
Vancouver
Oliveira DL de, Strum M, Wang JC, Cunha WC. Direct synthesis of speed-independent circuits using multi-burst graph specification. SBMicro 2000: proceedings. 2000 ;[citado 2025 nov. 16 ]
Trabalho de evento
Synthesis of the high performance extended burst mode asynchronous state machines (2000)
Oliveira, Duarte Lopes de; Strum, Marius; Wang, Jiang Chau ; Cunha, Wagner Chiepa
Source: Proceedings. Conference titles: Symposium on Integrated Circuits and Systems Design. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
OLIVEIRA, Duarte Lopes de et al. Synthesis of the high performance extended burst mode asynchronous state machines. 2000, Anais.. Los Alamitos: IEEE, 2000. . Acesso em: 16 nov. 2025.
APA
Oliveira, D. L. de, Strum, M., Wang, J. C., & Cunha, W. C. (2000). Synthesis of the high performance extended burst mode asynchronous state machines. In Proceedings. Los Alamitos: IEEE.
NLM
Oliveira DL de, Strum M, Wang JC, Cunha WC. Synthesis of the high performance extended burst mode asynchronous state machines. Proceedings. 2000 ;[citado 2025 nov. 16 ]
Vancouver
Oliveira DL de, Strum M, Wang JC, Cunha WC. Synthesis of the high performance extended burst mode asynchronous state machines. Proceedings. 2000 ;[citado 2025 nov. 16 ]
Trabalho de evento
Transformations for functional modules in hierarchical high level synthesis (1997)
Teruya, M Y; Wang, Jiang Chau ; Vale Neto, José Vieira do; Strum, Marius; Jerraya, A A
Source: Proceedings. Conference titles: Brazilian Symposium on Integrated Circuit Design. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
TERUYA, M Y et al. Transformations for functional modules in hierarchical high level synthesis. 1997, Anais.. Porto Alegre: UFRGS, 1997. . Acesso em: 16 nov. 2025.
APA
Teruya, M. Y., Wang, J. C., Vale Neto, J. V. do, Strum, M., & Jerraya, A. A. (1997). Transformations for functional modules in hierarchical high level synthesis. In Proceedings. Porto Alegre: UFRGS.
NLM
Teruya MY, Wang JC, Vale Neto JV do, Strum M, Jerraya AA. Transformations for functional modules in hierarchical high level synthesis. Proceedings. 1997 ;[citado 2025 nov. 16 ]
Vancouver
Teruya MY, Wang JC, Vale Neto JV do, Strum M, Jerraya AA. Transformations for functional modules in hierarchical high level synthesis. Proceedings. 1997 ;[citado 2025 nov. 16 ]
Trabalho de evento
A strategy for recursive high level synthesis (1997)
Strum, Marius; Vale Neto, José Vieira do; Wang, Jiang Chau ; Teruya, M Y; Jerraya, A A
Source: Proceedings. Conference titles: Brazilian Symposium on Integrated Circuit Design. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
STRUM, Marius et al. A strategy for recursive high level synthesis. 1997, Anais.. Porto Alegre: UFRGS, 1997. . Acesso em: 16 nov. 2025.
APA
Strum, M., Vale Neto, J. V. do, Wang, J. C., Teruya, M. Y., & Jerraya, A. A. (1997). A strategy for recursive high level synthesis. In Proceedings. Porto Alegre: UFRGS.
NLM
Strum M, Vale Neto JV do, Wang JC, Teruya MY, Jerraya AA. A strategy for recursive high level synthesis. Proceedings. 1997 ;[citado 2025 nov. 16 ]
Vancouver
Strum M, Vale Neto JV do, Wang JC, Teruya MY, Jerraya AA. A strategy for recursive high level synthesis. Proceedings. 1997 ;[citado 2025 nov. 16 ]
Trabalho de evento
Built-in self test high level synthesis. (em CD-Rom) (1997)
Amazonas, José Roberto de Almeida ; Strum, Marius; Vale Neto, José Vieira do; Wang, Jiang Chau ; Rouzeyre, B; Flottes, M L
Source: Proceedings. Conference titles: Conference of the Brazilian Microelectronics Society. Unidade: EP
Subjects: CIRCUITOS INTEGRADOS, SEMICONDUTORES
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
AMAZONAS, José Roberto de Almeida et al. Built-in self test high level synthesis. (em CD-Rom). 1997, Anais.. Itajubá: SBMICRO/EFEI, 1997. . Acesso em: 16 nov. 2025.
APA
Amazonas, J. R. de A., Strum, M., Vale Neto, J. V. do, Wang, J. C., Rouzeyre, B., & Flottes, M. L. (1997). Built-in self test high level synthesis. (em CD-Rom). In Proceedings. Itajubá: SBMICRO/EFEI.
NLM
Amazonas JR de A, Strum M, Vale Neto JV do, Wang JC, Rouzeyre B, Flottes ML. Built-in self test high level synthesis. (em CD-Rom). Proceedings. 1997 ;[citado 2025 nov. 16 ]
Vancouver
Amazonas JR de A, Strum M, Vale Neto JV do, Wang JC, Rouzeyre B, Flottes ML. Built-in self test high level synthesis. (em CD-Rom). Proceedings. 1997 ;[citado 2025 nov. 16 ]
Trabalho de evento
Data path functional units BIST plan optimization: a study-case (1997)
Amazonas, José Roberto de Almeida ; Strum, Marius; Vale Neto, José Vieira do; Wang, Jiang Chau ; Rouzeyre, B; Flotters, M L
Conference titles: Brazilian Symposium on Integrated Circuit Design. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
AMAZONAS, José Roberto de Almeida et al. Data path functional units BIST plan optimization: a study-case. 1997, Anais.. Porto Alegre: UFRGS, 1997. . Acesso em: 16 nov. 2025.
APA
Amazonas, J. R. de A., Strum, M., Vale Neto, J. V. do, Wang, J. C., Rouzeyre, B., & Flotters, M. L. (1997). Data path functional units BIST plan optimization: a study-case. In . Porto Alegre: UFRGS.
NLM
Amazonas JR de A, Strum M, Vale Neto JV do, Wang JC, Rouzeyre B, Flotters ML. Data path functional units BIST plan optimization: a study-case. 1997 ;[citado 2025 nov. 16 ]
Vancouver
Amazonas JR de A, Strum M, Vale Neto JV do, Wang JC, Rouzeyre B, Flotters ML. Data path functional units BIST plan optimization: a study-case. 1997 ;[citado 2025 nov. 16 ]
Trabalho de evento-resumo
Aplicacao de bdd em problemas de sintese e verificacao de logica combinatoria (1996)
Sakai, R Y; Wang, Jiang Chau
Source: [Resumos]. Conference titles: Simposio de Iniciacao Cientifica da Universidade de São Paulo. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SAKAI, R Y e WANG, Jiang Chau. Aplicacao de bdd em problemas de sintese e verificacao de logica combinatoria. 1996, Anais.. São Paulo: Usp, 1996. . Acesso em: 16 nov. 2025.
APA
Sakai, R. Y., & Wang, J. C. (1996). Aplicacao de bdd em problemas de sintese e verificacao de logica combinatoria. In [Resumos]. São Paulo: Usp.
NLM
Sakai RY, Wang JC. Aplicacao de bdd em problemas de sintese e verificacao de logica combinatoria. [Resumos]. 1996 ;[citado 2025 nov. 16 ]
Vancouver
Sakai RY, Wang JC. Aplicacao de bdd em problemas de sintese e verificacao de logica combinatoria. [Resumos]. 1996 ;[citado 2025 nov. 16 ]
Trabalho de evento-resumo
Minimizacao de maquinas de estados finitos por meio de bdds (1996)
Teruya, M Y; Wang, Jiang Chau
Source: [Resumos]. Conference titles: Simposio de Iniciacao Cientifica da Universidade de São Paulo. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
TERUYA, M Y e WANG, Jiang Chau. Minimizacao de maquinas de estados finitos por meio de bdds. 1996, Anais.. São Paulo: Usp, 1996. . Acesso em: 16 nov. 2025.
APA
Teruya, M. Y., & Wang, J. C. (1996). Minimizacao de maquinas de estados finitos por meio de bdds. In [Resumos]. São Paulo: Usp.
NLM
Teruya MY, Wang JC. Minimizacao de maquinas de estados finitos por meio de bdds. [Resumos]. 1996 ;[citado 2025 nov. 16 ]
Vancouver
Teruya MY, Wang JC. Minimizacao de maquinas de estados finitos por meio de bdds. [Resumos]. 1996 ;[citado 2025 nov. 16 ]
Trabalho de evento
New method for inverse-image computation in generating the set of equivalent states (1996)
Teruya, M Y; Wang, Jiang Chau
Source: Proceedings. Conference titles: Conference of the Brazilian Microelectronics Society. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
TERUYA, M Y e WANG, Jiang Chau. New method for inverse-image computation in generating the set of equivalent states. 1996, Anais.. São Paulo: Sbmicro, 1996. . Acesso em: 16 nov. 2025.
APA
Teruya, M. Y., & Wang, J. C. (1996). New method for inverse-image computation in generating the set of equivalent states. In Proceedings. São Paulo: Sbmicro.
NLM
Teruya MY, Wang JC. New method for inverse-image computation in generating the set of equivalent states. Proceedings. 1996 ;[citado 2025 nov. 16 ]
Vancouver
Teruya MY, Wang JC. New method for inverse-image computation in generating the set of equivalent states. Proceedings. 1996 ;[citado 2025 nov. 16 ]
Trabalho de evento
Geracao coletiva e compactacao de conjunto de testes em sintese logica (1993)
Wang, Jiang Chau
Source: Anais SBCCI. Conference titles: Simposio Brasileiro de Concepcao de Circuitos Integrados. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
WANG, Jiang Chau. Geracao coletiva e compactacao de conjunto de testes em sintese logica. 1993, Anais.. Porto Alegre: Sbc/Ufrgs, 1993. . Acesso em: 16 nov. 2025.
APA
Wang, J. C. (1993). Geracao coletiva e compactacao de conjunto de testes em sintese logica. In Anais SBCCI. Porto Alegre: Sbc/Ufrgs.
NLM
Wang JC. Geracao coletiva e compactacao de conjunto de testes em sintese logica. Anais SBCCI. 1993 ;[citado 2025 nov. 16 ]
Vancouver
Wang JC. Geracao coletiva e compactacao de conjunto de testes em sintese logica. Anais SBCCI. 1993 ;[citado 2025 nov. 16 ]

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