ReP USP - Resultado da busca

Tese (Doutorado)
Lina: a fast design optimisation tool for software-based FPGA programming (2022)
Perina, Andre Bannwart; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: CIRCUITOS FPGA, ARQUITETURA DE SOFTWARE, C++ (LINGUAGEM DE PROGRAMAÇÃO), C (LINGUAGEM DE PROGRAMAÇÃO), MONTADORES E COMPILADORES
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PERINA, Andre Bannwart. Lina: a fast design optimisation tool for software-based FPGA programming. 2022. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/. Acesso em: 19 ago. 2024.
APA
Perina, A. B. (2022). Lina: a fast design optimisation tool for software-based FPGA programming (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
NLM
Perina AB. Lina: a fast design optimisation tool for software-based FPGA programming [Internet]. 2022 ;[citado 2024 ago. 19 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
Vancouver
Perina AB. Lina: a fast design optimisation tool for software-based FPGA programming [Internet]. 2022 ;[citado 2024 ago. 19 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
Dissertação (Mestrado)
A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (2022)
Oliveira, Caio César Soares; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: ANÁLISE DE DADOS, TEMPO-REAL, CIRCUITOS FPGA, PROCESSAMENTO DE DADOS, SOFTWARES
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
OLIVEIRA, Caio César Soares. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency. 2022. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/. Acesso em: 19 ago. 2024.
APA
Oliveira, C. C. S. (2022). A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
NLM
Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2024 ago. 19 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
Vancouver
Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2024 ago. 19 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
Dissertação (Mestrado)
Aplicação do processo de Hawkes multivariado para prever o movimento do preço médio de livro de ofertas (2021)
Silva, Luis Henrique Claudino; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: MERCADO FINANCEIRO, PREVISÃO (ANÁLISE DE SÉRIES TEMPORAIS), NEGOCIAÇÃO
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SILVA, Luis Henrique Claudino. Aplicação do processo de Hawkes multivariado para prever o movimento do preço médio de livro de ofertas. 2021. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2021. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122021-151059/. Acesso em: 19 ago. 2024.
APA
Silva, L. H. C. (2021). Aplicação do processo de Hawkes multivariado para prever o movimento do preço médio de livro de ofertas (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122021-151059/
NLM
Silva LHC. Aplicação do processo de Hawkes multivariado para prever o movimento do preço médio de livro de ofertas [Internet]. 2021 ;[citado 2024 ago. 19 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122021-151059/
Vancouver
Silva LHC. Aplicação do processo de Hawkes multivariado para prever o movimento do preço médio de livro de ofertas [Internet]. 2021 ;[citado 2024 ago. 19 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122021-151059/
Dissertação (Mestrado)
Uma abordagem com modelo de aprendizado de máquina híbrido para predição de movimentos de preço médio de ativos pelo livro de ofertas (2021)
Bileki, Guilherme Augusto; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: APRENDIZADO COMPUTACIONAL, MERCADO FINANCEIRO, BOLSA DE VALORES
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
BILEKI, Guilherme Augusto. Uma abordagem com modelo de aprendizado de máquina híbrido para predição de movimentos de preço médio de ativos pelo livro de ofertas. 2021. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2021. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-20052021-111418/. Acesso em: 19 ago. 2024.
APA
Bileki, G. A. (2021). Uma abordagem com modelo de aprendizado de máquina híbrido para predição de movimentos de preço médio de ativos pelo livro de ofertas (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-20052021-111418/
NLM
Bileki GA. Uma abordagem com modelo de aprendizado de máquina híbrido para predição de movimentos de preço médio de ativos pelo livro de ofertas [Internet]. 2021 ;[citado 2024 ago. 19 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-20052021-111418/
Vancouver
Bileki GA. Uma abordagem com modelo de aprendizado de máquina híbrido para predição de movimentos de preço médio de ativos pelo livro de ofertas [Internet]. 2021 ;[citado 2024 ago. 19 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-20052021-111418/
Tese (Doutorado)
Fast Code Exploration for Pipeline Processing in FPGA Accelerators (2019)
Rosa, Leandro de Souza; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: CIRCUITOS FPGA, HARDWARE, COMPUTAÇÃO RECONFIGURÁVEL
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROSA, Leandro de Souza. Fast Code Exploration for Pipeline Processing in FPGA Accelerators. 2019. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2019. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/. Acesso em: 19 ago. 2024.
APA
Rosa, L. de S. (2019). Fast Code Exploration for Pipeline Processing in FPGA Accelerators (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
NLM
Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
Vancouver
Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
Dissertação (Mestrado)
Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas (2018)
Santos, Rafael Ribeiro dos; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES, COMPUTAÇÃO RECONFIGURÁVEL, FRAMEWORKS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SANTOS, Rafael Ribeiro dos. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas. 2018. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2018. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/. Acesso em: 19 ago. 2024.
APA
Santos, R. R. dos. (2018). Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/
NLM
Santos RR dos. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. 2018 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/
Vancouver
Santos RR dos. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. 2018 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/
Tese (Doutorado)
Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA (2016)
Silva, Bruno de Abreu; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES, CIRCUITOS FPGA, SISTEMAS EMBUTIDOS, MINERAÇÃO DE DADOS, CONSUMO DE ENERGIA ELÉTRICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SILVA, Bruno de Abreu. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA. 2016. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/. Acesso em: 19 ago. 2024.
APA
Silva, B. de A. (2016). Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
NLM
Silva B de A. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA [Internet]. 2016 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
Vancouver
Silva B de A. Um método de otimização da relação desempenho/consumo de energia para arquiteturas multi-cores heterogêneas em FPGA [Internet]. 2016 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-07072016-111124/
Dissertação (Mestrado)
Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP (2016)
Sumoyama, Alexandre Shigueru; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: SISTEMAS HÍBRIDOS, CIRCUITOS FPGA, SISTEMAS OPERACIONAIS, HARDWARE, MINERAÇÃO DE DADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SUMOYAMA, Alexandre Shigueru. Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP. 2016. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/. Acesso em: 19 ago. 2024.
APA
Sumoyama, A. S. (2016). Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/
NLM
Sumoyama AS. Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP [Internet]. 2016 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/
Vancouver
Sumoyama AS. Classicador de kernels para mapeamento em plataforma de computação híbrida composta por FPGA e GPP [Internet]. 2016 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122016-165326/
Dissertação (Mestrado)
Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA (2015)
Cunha Junior, Hélio Fernandes da; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: HARDWARE, CIRCUITOS FPGA, CIRCUITOS INTEGRADOS, REDES E COMUNICAÇÃO DE DADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
CUNHA JUNIOR, Hélio Fernandes da. Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA. 2015. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2015. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/. Acesso em: 19 ago. 2024.
APA
Cunha Junior, H. F. da. (2015). Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/
NLM
Cunha Junior HF da. Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA [Internet]. 2015 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/
Vancouver
Cunha Junior HF da. Uma rede Ethernet on chip parametrizável para aplicações DSP em FPGA [Internet]. 2015 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-05102016-141441/
Tese (Livre Docência)
Modelagem, otimização e prototipação de sistemas embarcados em FPGA (2014)
Bonato, Vanderlei
Unidade: ICMC
Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO RECONFIGURÁVEL, ROBÔS, COMPUTAÇÃO EVOLUTIVA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
BONATO, Vanderlei. Modelagem, otimização e prototipação de sistemas embarcados em FPGA. 2014. Tese (Livre Docência) – Universidade de São Paulo, São Carlos, 2014. . Acesso em: 19 ago. 2024.
APA
Bonato, V. (2014). Modelagem, otimização e prototipação de sistemas embarcados em FPGA (Tese (Livre Docência). Universidade de São Paulo, São Carlos.
NLM
Bonato V. Modelagem, otimização e prototipação de sistemas embarcados em FPGA. 2014 ;[citado 2024 ago. 19 ]
Vancouver
Bonato V. Modelagem, otimização e prototipação de sistemas embarcados em FPGA. 2014 ;[citado 2024 ago. 19 ]
Dissertação (Mestrado)
Otimização de memória cache em tempo de execução para o processador embarcado LEON3 (2014)
Cuminato, Lucas Albers; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, HARDWARE (ARQUITETURA), ROBÔS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
CUMINATO, Lucas Albers. Otimização de memória cache em tempo de execução para o processador embarcado LEON3. 2014. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2014. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-22092014-161846/. Acesso em: 19 ago. 2024.
APA
Cuminato, L. A. (2014). Otimização de memória cache em tempo de execução para o processador embarcado LEON3 (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-22092014-161846/
NLM
Cuminato LA. Otimização de memória cache em tempo de execução para o processador embarcado LEON3 [Internet]. 2014 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-22092014-161846/
Vancouver
Cuminato LA. Otimização de memória cache em tempo de execução para o processador embarcado LEON3 [Internet]. 2014 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-22092014-161846/
Dissertação (Mestrado)
Uma abordagem flexível para exploração da reutilização de dados on-chip orientada ao padrão de acesso à memória (2014)
Santos, Arnaldo Cesar dos; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: ALGORITMOS GENÉTICOS, CIRCUITOS FPGA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SANTOS, Arnaldo Cesar dos. Uma abordagem flexível para exploração da reutilização de dados on-chip orientada ao padrão de acesso à memória. 2014. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2014. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-11012018-162142/. Acesso em: 19 ago. 2024.
APA
Santos, A. C. dos. (2014). Uma abordagem flexível para exploração da reutilização de dados on-chip orientada ao padrão de acesso à memória (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-11012018-162142/
NLM
Santos AC dos. Uma abordagem flexível para exploração da reutilização de dados on-chip orientada ao padrão de acesso à memória [Internet]. 2014 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-11012018-162142/
Vancouver
Santos AC dos. Uma abordagem flexível para exploração da reutilização de dados on-chip orientada ao padrão de acesso à memória [Internet]. 2014 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-11012018-162142/
Dissertação (Mestrado)
Um gerador de sistemas embarcados a partir de modelo independente de plataforma baseado no perfil MARTE (2013)
Farias Filho, Roberto de Medeiros; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: SISTEMAS EMBUTIDOS, VISÃO COMPUTACIONAL, COMPUTAÇÃO RECONFIGURÁVEL
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
FARIAS FILHO, Roberto de Medeiros. Um gerador de sistemas embarcados a partir de modelo independente de plataforma baseado no perfil MARTE. 2013. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2013. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24072013-161420/. Acesso em: 19 ago. 2024.
APA
Farias Filho, R. de M. (2013). Um gerador de sistemas embarcados a partir de modelo independente de plataforma baseado no perfil MARTE (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24072013-161420/
NLM
Farias Filho R de M. Um gerador de sistemas embarcados a partir de modelo independente de plataforma baseado no perfil MARTE [Internet]. 2013 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24072013-161420/
Vancouver
Farias Filho R de M. Um gerador de sistemas embarcados a partir de modelo independente de plataforma baseado no perfil MARTE [Internet]. 2013 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24072013-161420/
Dissertação (Mestrado)
Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C (2012)
Durand, Sergio Henrique Moraes; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: SISTEMAS EMBUTIDOS, UML, HARDWARE (ARQUITETURA), VISÃO COMPUTACIONAL, ROBÔS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
DURAND, Sergio Henrique Moraes. Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C. 2012. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2012. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/. Acesso em: 19 ago. 2024.
APA
Durand, S. H. M. (2012). Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/
NLM
Durand SHM. Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C [Internet]. 2012 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/
Vancouver
Durand SHM. Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C [Internet]. 2012 ;[citado 2024 ago. 19 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/

USP Schools

ReP

Filtros

Authors

USP affiliated authors

Date published

Subjects