Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C (2012)
- Autores:
- Autor USP: DURAND, SERGIO HENRIQUE MORAES - ICMC
- Unidade: ICMC
- Sigla do Departamento: SSC
- Assuntos: SISTEMAS EMBUTIDOS; UML; HARDWARE (ARQUITETURA); VISÃO COMPUTACIONAL; ROBÔS
- Palavras-chave do autor: Bluespec; Bluespec; Embedded systems; ESL; ESL; Sistemas embarcados; UML; UML
- Idioma: Português
- Resumo: O contínuo avanço da capacidade dos circuitos integrados e a necessidade de sistemas embarcados cada vez mais complexos para lidar com os problemas atuais, com prazos cada vez mais curtos, estão direcionando o desenvolvimento de sistemas de circuitos integrados para ambientes de alto nível de abstração cada vez mais distantes dos detalhes de hardware. O uso de linguagens de alto nível para auxiliar o desenvolvimento de sistemas embarcados é uma tendência atual pois tal abordagem tende a reduzir a complexidade e o tempo de desenvolvimento. Este trabalho propõe o desenvolvimento de uma nova ferramenta para geração de arquiteturas de hardware em Bluespec em um ambiente gráfico utilizando diagramas da UML. Esta ferramenta permite que o projetista descreva o comportamento utilizando máquina de estados finita no padrão UML 2.0, onde cada estado pode conter a codificação do comportamento com as linguagens Bluespec e C. Dada uma máquina de estados, a mesma é traduzida para a linguagem Bluespec por meio de um compilador e templates. Como resultado, é apresentado a geração de duas arquiteturas de hardware a fim de demonstrar as vantagens e limitações da ferramenta desenvolvida
- Imprenta:
- Local: São Carlos
- Data de publicação: 2012
- Data da defesa: 19.12.2012
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ABNT
DURAND, Sergio Henrique Moraes. Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C. 2012. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2012. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/. Acesso em: 17 out. 2024. -
APA
Durand, S. H. M. (2012). Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/ -
NLM
Durand SHM. Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C [Internet]. 2012 ;[citado 2024 out. 17 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/ -
Vancouver
Durand SHM. Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C [Internet]. 2012 ;[citado 2024 out. 17 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/
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