ReP USP - Resultado da busca

Trabalho de evento-resumo
Implementação de um ADC tipo sigma-delta utilizando células digitais padrão da tecnologia Skywater 130 nm (2024)
Ramos, Yudi Asano; Luppe, Maximiliam
Source: Livro de Resumos Expandidos. Conference titles: Congresso de Iniciação Científica e Tecnológica em Engenharia - CICTE. Unidades: EESC, EESC E ICMC
Subjects: CIRCUITOS INTEGRADOS, ENGENHARIA ELÉTRICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
RAMOS, Yudi Asano e LUPPE, Maximiliam. Implementação de um ADC tipo sigma-delta utilizando células digitais padrão da tecnologia Skywater 130 nm. 2024, Anais.. São Carlos, SP: Escola de Engenharia de São Carlos, Universidade de São Paulo, 2024. Disponível em: https://soac.eesc.usp.br/index.php/siicusp/32siicusp/paper/viewFile/4237/3175. Acesso em: 05 dez. 2025.
APA
Ramos, Y. A., & Luppe, M. (2024). Implementação de um ADC tipo sigma-delta utilizando células digitais padrão da tecnologia Skywater 130 nm. In Livro de Resumos Expandidos. São Carlos, SP: Escola de Engenharia de São Carlos, Universidade de São Paulo. Recuperado de https://soac.eesc.usp.br/index.php/siicusp/32siicusp/paper/viewFile/4237/3175
NLM
Ramos YA, Luppe M. Implementação de um ADC tipo sigma-delta utilizando células digitais padrão da tecnologia Skywater 130 nm [Internet]. Livro de Resumos Expandidos. 2024 ;[citado 2025 dez. 05 ] Available from: https://soac.eesc.usp.br/index.php/siicusp/32siicusp/paper/viewFile/4237/3175
Vancouver
Ramos YA, Luppe M. Implementação de um ADC tipo sigma-delta utilizando células digitais padrão da tecnologia Skywater 130 nm [Internet]. Livro de Resumos Expandidos. 2024 ;[citado 2025 dez. 05 ] Available from: https://soac.eesc.usp.br/index.php/siicusp/32siicusp/paper/viewFile/4237/3175
Trabalho de evento-resumo
Implementação do algoritmo SHA-256 em circuito integrado de aplicação específica (2023)
Franck, Lucas Daudt; Luppe, Maximiliam
Source: Livro de Resumos Expandidos. Conference titles: Simpósio Internacional de Iniciação Científica e Tecnológica da Universidade de São Paulo - SIICUSP. Unidade: EESC
Subjects: CIRCUITOS INTEGRADOS, ALGORITMOS, ENGENHARIA ELÉTRICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
FRANCK, Lucas Daudt e LUPPE, Maximiliam. Implementação do algoritmo SHA-256 em circuito integrado de aplicação específica. 2023, Anais.. São Carlos, SP: EESC/USP, 2023. Disponível em: https://www.eesc.usp.br/biblioteca-admin/wp-content/uploads/2024/02/cicte2023anaisp.pdf. Acesso em: 05 dez. 2025.
APA
Franck, L. D., & Luppe, M. (2023). Implementação do algoritmo SHA-256 em circuito integrado de aplicação específica. In Livro de Resumos Expandidos. São Carlos, SP: EESC/USP. Recuperado de https://www.eesc.usp.br/biblioteca-admin/wp-content/uploads/2024/02/cicte2023anaisp.pdf
NLM
Franck LD, Luppe M. Implementação do algoritmo SHA-256 em circuito integrado de aplicação específica [Internet]. Livro de Resumos Expandidos. 2023 ;[citado 2025 dez. 05 ] Available from: https://www.eesc.usp.br/biblioteca-admin/wp-content/uploads/2024/02/cicte2023anaisp.pdf
Vancouver
Franck LD, Luppe M. Implementação do algoritmo SHA-256 em circuito integrado de aplicação específica [Internet]. Livro de Resumos Expandidos. 2023 ;[citado 2025 dez. 05 ] Available from: https://www.eesc.usp.br/biblioteca-admin/wp-content/uploads/2024/02/cicte2023anaisp.pdf
Artigo de periodico
A low-power 10-bit 0.01-to-12-MS/s asynchronous SAR ADC in 65-nm CMOS (2021)
Campos, Arthur Lombardi; Soares Junior, João Navarro ; Luppe, Maximiliam ; Lima, Eduardo Rodrigues de
Source: Analog Integrated Circuits and Signal Processing. Unidade: EESC
Subjects: CONSUMO DE ENERGIA ELÉTRICA, CIRCUITOS INTEGRADOS, CONVERSORES ELÉTRICOS, ENGENHARIA ELÉTRICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
CAMPOS, Arthur Lombardi et al. A low-power 10-bit 0.01-to-12-MS/s asynchronous SAR ADC in 65-nm CMOS. Analog Integrated Circuits and Signal Processing, v. 106, p. 321-337, 2021Tradução . . Disponível em: https://doi.org/10.1007/s10470-020-01742-6. Acesso em: 05 dez. 2025.
APA
Campos, A. L., Soares Junior, J. N., Luppe, M., & Lima, E. R. de. (2021). A low-power 10-bit 0.01-to-12-MS/s asynchronous SAR ADC in 65-nm CMOS. Analog Integrated Circuits and Signal Processing, 106, 321-337. doi:10.1007/s10470-020-01742-6
NLM
Campos AL, Soares Junior JN, Luppe M, Lima ER de. A low-power 10-bit 0.01-to-12-MS/s asynchronous SAR ADC in 65-nm CMOS [Internet]. Analog Integrated Circuits and Signal Processing. 2021 ; 106 321-337.[citado 2025 dez. 05 ] Available from: https://doi.org/10.1007/s10470-020-01742-6
Vancouver
Campos AL, Soares Junior JN, Luppe M, Lima ER de. A low-power 10-bit 0.01-to-12-MS/s asynchronous SAR ADC in 65-nm CMOS [Internet]. Analog Integrated Circuits and Signal Processing. 2021 ; 106 321-337.[citado 2025 dez. 05 ] Available from: https://doi.org/10.1007/s10470-020-01742-6
Trabalho de evento
Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS (2019)
Campos, Arthur Lombardi; Soares Junior, João Navarro ; Luppe, Maximiliam
Source: Proceedings. Conference titles: Symposium on Integrated Circuits and Systems Design - SBCCI. Unidade: EESC
Subjects: CIRCUITOS INTEGRADOS, CONVERSORES ELÉTRICOS, ENGENHARIA ELÉTRICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
CAMPOS, Arthur Lombardi e SOARES JUNIOR, João Navarro e LUPPE, Maximiliam. Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS. 2019, Anais.. New York, NY, USA: ACM, 2019. Disponível em: https://doi.org/10.1145/3338852.3339857. Acesso em: 05 dez. 2025.
APA
Campos, A. L., Soares Junior, J. N., & Luppe, M. (2019). Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS. In Proceedings. New York, NY, USA: ACM. doi:10.1145/3338852.3339857
NLM
Campos AL, Soares Junior JN, Luppe M. Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS [Internet]. Proceedings. 2019 ;[citado 2025 dez. 05 ] Available from: https://doi.org/10.1145/3338852.3339857
Vancouver
Campos AL, Soares Junior JN, Luppe M. Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS [Internet]. Proceedings. 2019 ;[citado 2025 dez. 05 ] Available from: https://doi.org/10.1145/3338852.3339857
Trabalho de evento
Análise comparativa e qualitativa de ferramentas de desenvolvimento de FPGA'S (2011)
Silva, Gabriel Santos da; Luppe, Maximiliam
Source: Proceedings of the 2011 VII Designer Forum. Conference titles: Designer Forum. Unidade: EESC
Subjects: CIRCUITOS INTEGRADOS, CIRCUITOS FPGA, ENGENHARIA ELÉTRICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SILVA, Gabriel Santos da e LUPPE, Maximiliam. Análise comparativa e qualitativa de ferramentas de desenvolvimento de FPGA'S. 2011, Anais.. Córdoba, Argentina: Universidad Nacional de Córdoba, 2011. Disponível em: https://repositorio.usp.br/directbitstream/5a7e29d9-51c9-417f-bab5-3eafba1e29ea/procDF.pdf. Acesso em: 05 dez. 2025.
APA
Silva, G. S. da, & Luppe, M. (2011). Análise comparativa e qualitativa de ferramentas de desenvolvimento de FPGA'S. In Proceedings of the 2011 VII Designer Forum. Córdoba, Argentina: Universidad Nacional de Córdoba. Recuperado de https://repositorio.usp.br/directbitstream/5a7e29d9-51c9-417f-bab5-3eafba1e29ea/procDF.pdf
NLM
Silva GS da, Luppe M. Análise comparativa e qualitativa de ferramentas de desenvolvimento de FPGA'S [Internet]. Proceedings of the 2011 VII Designer Forum. 2011 ;[citado 2025 dez. 05 ] Available from: https://repositorio.usp.br/directbitstream/5a7e29d9-51c9-417f-bab5-3eafba1e29ea/procDF.pdf
Vancouver
Silva GS da, Luppe M. Análise comparativa e qualitativa de ferramentas de desenvolvimento de FPGA'S [Internet]. Proceedings of the 2011 VII Designer Forum. 2011 ;[citado 2025 dez. 05 ] Available from: https://repositorio.usp.br/directbitstream/5a7e29d9-51c9-417f-bab5-3eafba1e29ea/procDF.pdf

USP Schools

ReP

Filtros

Authors

USP affiliated authors

Subjects