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Trabalho de evento
A hardware/software codesign for the chemical reactivity of BRAMS (2017)
Souza Junior, Carlos Alberto Oliveira de; Pereira, Erinaldo da Silva; Marques, Eduardo
Source: Proceedings. Conference titles: Euromicro Conference on Digital System Design - DSD. Unidade: ICMC
Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA
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ABNT
SOUZA JUNIOR, Carlos Alberto Oliveira de e PEREIRA, Erinaldo da Silva e MARQUES, Eduardo. A hardware/software codesign for the chemical reactivity of BRAMS. 2017, Anais.. Los Alamitos, CA: IEEE, 2017. Disponível em: https://doi.org/10.1109/DSD.2017.48. Acesso em: 19 abr. 2026.
APA
Souza Junior, C. A. O. de, Pereira, E. da S., & Marques, E. (2017). A hardware/software codesign for the chemical reactivity of BRAMS. In Proceedings. Los Alamitos, CA: IEEE. doi:10.1109/DSD.2017.48
NLM
Souza Junior CAO de, Pereira E da S, Marques E. A hardware/software codesign for the chemical reactivity of BRAMS [Internet]. Proceedings. 2017 ;[citado 2026 abr. 19 ] Available from: https://doi.org/10.1109/DSD.2017.48
Vancouver
Souza Junior CAO de, Pereira E da S, Marques E. A hardware/software codesign for the chemical reactivity of BRAMS [Internet]. Proceedings. 2017 ;[citado 2026 abr. 19 ] Available from: https://doi.org/10.1109/DSD.2017.48
Trabalho de evento-resumo
Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA (2017)
Perina, André Bannwart; Matias, Paulo; Lima, João Miguel Gago Pontes de Brito; Marques, Eduardo ; Bonato, Vanderlei
Source: Proceedings. Conference titles: Euromicro Conference on Digital System Design - DSD. Unidade: ICMC
Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA
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ABNT
PERINA, André Bannwart et al. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA. 2017, Anais.. Los Alamitos, CA: IEEE, 2017. Disponível em: https://doi.org/10.1109/DSD.2017.32. Acesso em: 19 abr. 2026.
APA
Perina, A. B., Matias, P., Lima, J. M. G. P. de B., Marques, E., & Bonato, V. (2017). Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA. In Proceedings. Los Alamitos, CA: IEEE. doi:10.1109/DSD.2017.32
NLM
Perina AB, Matias P, Lima JMGP de B, Marques E, Bonato V. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA [Internet]. Proceedings. 2017 ;[citado 2026 abr. 19 ] Available from: https://doi.org/10.1109/DSD.2017.32
Vancouver
Perina AB, Matias P, Lima JMGP de B, Marques E, Bonato V. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA [Internet]. Proceedings. 2017 ;[citado 2026 abr. 19 ] Available from: https://doi.org/10.1109/DSD.2017.32
Trabalho de evento-resumo
Parameterizable ethernet network-on-chip architecture on FPGA (2015)
Cunha Junior, Helio Fernandes da; Silva, Bruno de Abreu; Bonato, Vanderlei
Source: Proceedings. Conference titles: Euromicro Conference on Digital System Design - DSD. Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA
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ABNT
CUNHA JUNIOR, Helio Fernandes da e SILVA, Bruno de Abreu e BONATO, Vanderlei. Parameterizable ethernet network-on-chip architecture on FPGA. 2015, Anais.. Los Alamitos, CA: IEEE, 2015. Disponível em: https://doi.org/10.1109/DSD.2015.101. Acesso em: 19 abr. 2026.
APA
Cunha Junior, H. F. da, Silva, B. de A., & Bonato, V. (2015). Parameterizable ethernet network-on-chip architecture on FPGA. In Proceedings. Los Alamitos, CA: IEEE. doi:10.1109/DSD.2015.101
NLM
Cunha Junior HF da, Silva B de A, Bonato V. Parameterizable ethernet network-on-chip architecture on FPGA [Internet]. Proceedings. 2015 ;[citado 2026 abr. 19 ] Available from: https://doi.org/10.1109/DSD.2015.101
Vancouver
Cunha Junior HF da, Silva B de A, Bonato V. Parameterizable ethernet network-on-chip architecture on FPGA [Internet]. Proceedings. 2015 ;[citado 2026 abr. 19 ] Available from: https://doi.org/10.1109/DSD.2015.101

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