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  • Tese (Doutorado)

    Fast Code Exploration for Pipeline Processing in FPGA Accelerators (2019)

    Rosa, Leandro de Souza; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Subjects: CIRCUITOS FPGA, HARDWARE, COMPUTAÇÃO RECONFIGURÁVEL

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSA, Leandro de Souza. Fast Code Exploration for Pipeline Processing in FPGA Accelerators. 2019. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2019. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/. Acesso em: 29 jan. 2026.

    • APA

      Rosa, L. de S. (2019). Fast Code Exploration for Pipeline Processing in FPGA Accelerators (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/

    • NLM

      Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2026 jan. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/

    • Vancouver

      Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2026 jan. 29 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/

  • Trabalho de evento

    Scaling up loop pipelining for high-level synthesis: a non-iterative approach (2018)

    Rosa, Leandro de Souza ; Bonato, Vanderlei ; Bouganis, Christos-Savvas

    Source: Proceedings. Conference titles: International Conference on Field-Programmable Technology - FPT. Unidade: ICMC

    Subjects: HARDWARE, ANÁLISE DE DESEMPENHO

    Acesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSA, Leandro de Souza e BONATO, Vanderlei e BOUGANIS, Christos-Savvas. Scaling up loop pipelining for high-level synthesis: a non-iterative approach. 2018, Anais.. Piscataway: IEEE, 2018. Disponível em: https://doi.org/10.1109/FPT.2018.00020. Acesso em: 29 jan. 2026.

    • APA

      Rosa, L. de S., Bonato, V., & Bouganis, C. -S. (2018). Scaling up loop pipelining for high-level synthesis: a non-iterative approach. In Proceedings. Piscataway: IEEE. doi:10.1109/FPT.2018.00020

    • NLM

      Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;[citado 2026 jan. 29 ] Available from: https://doi.org/10.1109/FPT.2018.00020

    • Vancouver

      Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;[citado 2026 jan. 29 ] Available from: https://doi.org/10.1109/FPT.2018.00020
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