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  • Dissertação (Mestrado)

    Otimização de memória cache em tempo de execução para o processador embarcado LEON3 (2014)

    Cuminato, Lucas Albers; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, HARDWARE (ARQUITETURA), ROBÔS

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      CUMINATO, Lucas Albers. Otimização de memória cache em tempo de execução para o processador embarcado LEON3. 2014. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2014. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-22092014-161846/. Acesso em: 27 abr. 2026.

    • APA

      Cuminato, L. A. (2014). Otimização de memória cache em tempo de execução para o processador embarcado LEON3 (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-22092014-161846/

    • NLM

      Cuminato LA. Otimização de memória cache em tempo de execução para o processador embarcado LEON3 [Internet]. 2014 ;[citado 2026 abr. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-22092014-161846/

    • Vancouver

      Cuminato LA. Otimização de memória cache em tempo de execução para o processador embarcado LEON3 [Internet]. 2014 ;[citado 2026 abr. 27 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-22092014-161846/

  • Dissertação (Mestrado)

    Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C (2012)

    Durand, Sergio Henrique Moraes; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, UML, HARDWARE (ARQUITETURA), VISÃO COMPUTACIONAL, ROBÔS

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      DURAND, Sergio Henrique Moraes. Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C. 2012. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2012. Disponível em: https://teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/. Acesso em: 27 abr. 2026.

    • APA

      Durand, S. H. M. (2012). Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/

    • NLM

      Durand SHM. Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C [Internet]. 2012 ;[citado 2026 abr. 27 ] Available from: https://teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/

    • Vancouver

      Durand SHM. Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C [Internet]. 2012 ;[citado 2026 abr. 27 ] Available from: https://teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/
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