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  • Source: Applied Soft Computing. Unidade: ICMC

    Subjects: APRENDIZADO COMPUTACIONAL, REDES NEURAIS, BOLSA DE VALORES, PREÇO DE AÇÕES

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    • ABNT

      BILEKI, Guilherme Augusto et al. Order book mid-price movement inference by CatBoost classifier from convolutional feature maps. Applied Soft Computing, v. 116, p. 1-13, 2022Tradução . . Disponível em: https://doi.org/10.1016/j.asoc.2021.108274. Acesso em: 03 out. 2022.
    • APA

      Bileki, G. A., Barboza, F. L. de M., Silva, L. H. C., & Bonato, V. (2022). Order book mid-price movement inference by CatBoost classifier from convolutional feature maps. Applied Soft Computing, 116, 1-13. doi:10.1016/j.asoc.2021.108274
    • NLM

      Bileki GA, Barboza FL de M, Silva LHC, Bonato V. Order book mid-price movement inference by CatBoost classifier from convolutional feature maps [Internet]. Applied Soft Computing. 2022 ; 116 1-13.[citado 2022 out. 03 ] Available from: https://doi.org/10.1016/j.asoc.2021.108274
    • Vancouver

      Bileki GA, Barboza FL de M, Silva LHC, Bonato V. Order book mid-price movement inference by CatBoost classifier from convolutional feature maps [Internet]. Applied Soft Computing. 2022 ; 116 1-13.[citado 2022 out. 03 ] Available from: https://doi.org/10.1016/j.asoc.2021.108274
  • Source: Applied Soft Computing Journal. Unidade: ICMC

    Subjects: HARDWARE, INFERÊNCIA, CONSUMO DE ENERGIA ELÉTRICA

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    • ABNT

      BONATO, Vanderlei e BOUGANIS, Christos-Savvas. Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, v. 107, p. 1-12, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.asoc.2021.107316. Acesso em: 03 out. 2022.
    • APA

      Bonato, V., & Bouganis, C. -S. (2021). Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, 107, 1-12. doi:10.1016/j.asoc.2021.107316
    • NLM

      Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.[citado 2022 out. 03 ] Available from: https://doi.org/10.1016/j.asoc.2021.107316
    • Vancouver

      Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.[citado 2022 out. 03 ] Available from: https://doi.org/10.1016/j.asoc.2021.107316
  • Source: IEEE Transactions on Computers. Unidade: ICMC

    Subjects: HARDWARE, ANÁLISE DE DESEMPENHO

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    • ABNT

      PERINA, André Bannwart et al. Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, v. 70, n. 12, p. 2070-2082, 2021Tradução . . Disponível em: https://doi.org/10.1109/TC.2021.3112260. Acesso em: 03 out. 2022.
    • APA

      Perina, A. B., Silitonga, A., Becker, J., & Bonato, V. (2021). Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, 70( 12), 2070-2082. doi:10.1109/TC.2021.3112260
    • NLM

      Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2022 out. 03 ] Available from: https://doi.org/10.1109/TC.2021.3112260
    • Vancouver

      Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2022 out. 03 ] Available from: https://doi.org/10.1109/TC.2021.3112260
  • Source: Microprocessors and Microsystems. Unidade: ICMC

    Subjects: LAÇOS, HARDWARE, TEMPO

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    • ABNT

      ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, v. 86, p. 1-13, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.micpro.2021.104334. Acesso em: 03 out. 2022.
    • APA

      Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2021). Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, 86, 1-13. doi:10.1016/j.micpro.2021.104334
    • NLM

      Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2022 out. 03 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334
    • Vancouver

      Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2022 out. 03 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334
  • Source: Proceedings. Conference title: International Conference on Field-Programmable Technology - ICFPT. Unidade: ICMC

    Subjects: CIRCUITOS FPGA, BENCHMARKS

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    • ABNT

      PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. Lina: timing-constrained high-level synthesis performance estimator for fast DSE. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICFPT47387.2019.00063. Acesso em: 03 out. 2022.
    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2019). Lina: timing-constrained high-level synthesis performance estimator for fast DSE. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICFPT47387.2019.00063
    • NLM

      Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;[citado 2022 out. 03 ] Available from: https://doi.org/10.1109/ICFPT47387.2019.00063
    • Vancouver

      Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;[citado 2022 out. 03 ] Available from: https://doi.org/10.1109/ICFPT47387.2019.00063
  • Source: Proceedings. Conference title: IEEE International Conference on Electronics, Circuits and Systems - ICECS. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, HARDWARE, MICROPROGRAMAÇÃO

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    • ABNT

      PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICECS46596.2019.8964669. Acesso em: 03 out. 2022.
    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2019). ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICECS46596.2019.8964669
    • NLM

      Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2022 out. 03 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669
    • Vancouver

      Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2022 out. 03 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669
  • Source: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. Unidade: ICMC

    Subjects: CIRCUITOS FPGA, ALGORITMOS GENÉTICOS, COMPUTAÇÃO RECONFIGURÁVEL, ALGORITMOS DE SCHEDULING, SCHEDULING

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    • ABNT

      ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, v. 38, n. 5, p. 912-925, 2019Tradução . . Disponível em: http://dx.doi.org/10.1109/TCAD.2018.2834440. Acesso em: 03 out. 2022.
    • APA

      Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2019). Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 38( 5), 912-925. doi:10.1109/TCAD.2018.2834440
    • NLM

      Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1109/TCAD.2018.2834440
    • Vancouver

      Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1109/TCAD.2018.2834440
  • Source: Proceedings. Conference title: International Conference on Field-Programmable Technology - FPT. Unidade: ICMC

    Subjects: APRENDIZADO COMPUTACIONAL, EFICIÊNCIA ENERGÉTICA, ESTATÍSTICA COMPUTACIONAL

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    • ABNT

      PERINA, André Bannwart e BONATO, Vanderlei. Mapping estimator for OpenCL heterogeneous accelerators. 2018, Anais.. Piscataway: IEEE, 2018. Disponível em: http://dx.doi.org/10.1109/FPT.2018.00057. Acesso em: 03 out. 2022.
    • APA

      Perina, A. B., & Bonato, V. (2018). Mapping estimator for OpenCL heterogeneous accelerators. In Proceedings. Piscataway: IEEE. doi:10.1109/FPT.2018.00057
    • NLM

      Perina AB, Bonato V. Mapping estimator for OpenCL heterogeneous accelerators [Internet]. Proceedings. 2018 ;[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1109/FPT.2018.00057
    • Vancouver

      Perina AB, Bonato V. Mapping estimator for OpenCL heterogeneous accelerators [Internet]. Proceedings. 2018 ;[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1109/FPT.2018.00057
  • Source: Anais. Conference title: Workshop em Computação Heterogênea - WCH. Unidade: ICMC

    Subjects: MERCADO FINANCEIRO, SISTEMAS EMBUTIDOS, SOFTWARES, BOLSA DE VALORES

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    • ABNT

      COSTA, Cláudio R e ROSA, Leandro de Souza e BONATO, Vanderlei. Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes. 2018, Anais.. Porto Alegre: SBC, 2018. Disponível em: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf. Acesso em: 03 out. 2022.
    • APA

      Costa, C. R., Rosa, L. de S., & Bonato, V. (2018). Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes. In Anais. Porto Alegre: SBC. Recuperado de http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
    • NLM

      Costa CR, Rosa L de S, Bonato V. Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes [Internet]. Anais. 2018 ;[citado 2022 out. 03 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
    • Vancouver

      Costa CR, Rosa L de S, Bonato V. Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes [Internet]. Anais. 2018 ;[citado 2022 out. 03 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
  • Source: Anais. Conference title: Workshop em Computação Heterogênea - WCH. Unidade: ICMC

    Subjects: ANÁLISE DE DESEMPENHO, REDES E COMUNICAÇÃO DE DADOS, SISTEMAS EMBUTIDOS

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    • ABNT

      SANTOS, Rafael R e BONATO, Vanderlei. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas. 2018, Anais.. Porto Alegre: SBC, 2018. Disponível em: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf. Acesso em: 03 out. 2022.
    • APA

      Santos, R. R., & Bonato, V. (2018). Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas. In Anais. Porto Alegre: SBC. Recuperado de http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
    • NLM

      Santos RR, Bonato V. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. Anais. 2018 ;[citado 2022 out. 03 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
    • Vancouver

      Santos RR, Bonato V. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. Anais. 2018 ;[citado 2022 out. 03 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
  • Source: Proceedings. Conference title: International Conference on Field-Programmable Technology - FPT. Unidade: ICMC

    Subjects: HARDWARE, ANÁLISE DE DESEMPENHO

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    • ABNT

      ROSA, Leandro de Souza e BONATO, Vanderlei e BOUGANIS, Christos-Savvas. Scaling up loop pipelining for high-level synthesis: a non-iterative approach. 2018, Anais.. Piscataway: IEEE, 2018. Disponível em: http://dx.doi.org/10.1109/FPT.2018.00020. Acesso em: 03 out. 2022.
    • APA

      Rosa, L. de S., Bonato, V., & Bouganis, C. -S. (2018). Scaling up loop pipelining for high-level synthesis: a non-iterative approach. In Proceedings. Piscataway: IEEE. doi:10.1109/FPT.2018.00020
    • NLM

      Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1109/FPT.2018.00020
    • Vancouver

      Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1109/FPT.2018.00020
  • Source: Journal of Signal Processing Systems. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, ROBÓTICA, COMPUTAÇÃO EVOLUTIVA

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    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      ROSA, Leandro de Souza et al. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, v. 90, n. 3, p. 357-369, 2018Tradução . . Disponível em: http://dx.doi.org/10.1007/s11265-017-1243-9. Acesso em: 03 out. 2022.
    • APA

      Rosa, L. de S., Dasu, A., Diniz, P. C., & Bonato, V. (2018). A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, 90( 3), 357-369. doi:10.1007/s11265-017-1243-9
    • NLM

      Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1007/s11265-017-1243-9
    • Vancouver

      Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1007/s11265-017-1243-9
  • Source: Proceedings. Conference title: Euromicro Conference on Digital System Design - DSD. Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

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    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      PERINA, André Bannwart et al. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA. 2017, Anais.. Los Alamitos, CA: IEEE, 2017. Disponível em: http://dx.doi.org/10.1109/DSD.2017.32. Acesso em: 03 out. 2022.
    • APA

      Perina, A. B., Matias, P., Lima, J. M. G. P. de B., Marques, E., & Bonato, V. (2017). Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA. In Proceedings. Los Alamitos, CA: IEEE. doi:10.1109/DSD.2017.32
    • NLM

      Perina AB, Matias P, Lima JMGP de B, Marques E, Bonato V. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA [Internet]. Proceedings. 2017 ;[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1109/DSD.2017.32
    • Vancouver

      Perina AB, Matias P, Lima JMGP de B, Marques E, Bonato V. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA [Internet]. Proceedings. 2017 ;[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1109/DSD.2017.32
  • Source: Revista de Sistemas de Informação da FSMA. Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

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    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      PERINA, André Bannwart e ARANTES, Jesimar da Silva e BONATO, Vanderlei. NovaCORE vFPGA: virtualização e reconfiguração instantânea. Revista de Sistemas de Informação da FSMA, n. 20, p. 38-45, 2017Tradução . . Disponível em: http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf. Acesso em: 03 out. 2022.
    • APA

      Perina, A. B., Arantes, J. da S., & Bonato, V. (2017). NovaCORE vFPGA: virtualização e reconfiguração instantânea. Revista de Sistemas de Informação da FSMA, ( 20), 38-45. Recuperado de http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf
    • NLM

      Perina AB, Arantes J da S, Bonato V. NovaCORE vFPGA: virtualização e reconfiguração instantânea [Internet]. Revista de Sistemas de Informação da FSMA. 2017 ;( 20): 38-45.[citado 2022 out. 03 ] Available from: http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf
    • Vancouver

      Perina AB, Arantes J da S, Bonato V. NovaCORE vFPGA: virtualização e reconfiguração instantânea [Internet]. Revista de Sistemas de Informação da FSMA. 2017 ;( 20): 38-45.[citado 2022 out. 03 ] Available from: http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf
  • Source: Microprocessors and Microsystems. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

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    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      BOUGANIS, Christos-Savvas e GORGON, Marek e BONATO, Vanderlei. Special issue on applied reconfigurable computing [Editorial]. Microprocessors and Microsystems. Amsterdam: Instituto de Ciências Matemáticas e de Computação, Universidade de São Paulo. Disponível em: http://dx.doi.org/10.1016/j.micpro.2017.05.010. Acesso em: 03 out. 2022. , 2017
    • APA

      Bouganis, C. -S., Gorgon, M., & Bonato, V. (2017). Special issue on applied reconfigurable computing [Editorial]. Microprocessors and Microsystems. Amsterdam: Instituto de Ciências Matemáticas e de Computação, Universidade de São Paulo. doi:10.1016/j.micpro.2017.05.010
    • NLM

      Bouganis C-S, Gorgon M, Bonato V. Special issue on applied reconfigurable computing [Editorial] [Internet]. Microprocessors and Microsystems. 2017 ; 52 1.[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1016/j.micpro.2017.05.010
    • Vancouver

      Bouganis C-S, Gorgon M, Bonato V. Special issue on applied reconfigurable computing [Editorial] [Internet]. Microprocessors and Microsystems. 2017 ; 52 1.[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1016/j.micpro.2017.05.010
  • Conference title: International Symposium Applied Reconfigurable Computing. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

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    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      Applied Reconfigurable Computing. . Cham: Springer International Publishing. Disponível em: http://dx.doi.org/10.1007/978-3-319-30481-6. Acesso em: 03 out. 2022. , 2016
    • APA

      Applied Reconfigurable Computing. (2016). Applied Reconfigurable Computing. Cham: Springer International Publishing. doi:10.1007/978-3-319-30481-6
    • NLM

      Applied Reconfigurable Computing [Internet]. 2016 ;[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1007/978-3-319-30481-6
    • Vancouver

      Applied Reconfigurable Computing [Internet]. 2016 ;[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1007/978-3-319-30481-6
  • Source: Applied Soft Computing. Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

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    • ABNT

      ROSA, L. S et al. Design and analysis of evolutionary bit-length optimization algorithms for floating to fixed-point conversion. Applied Soft Computing, v. 49, p. 447-461, 2016Tradução . . Disponível em: http://dx.doi.org/10.1016/j.asoc.2016.08.035. Acesso em: 03 out. 2022.
    • APA

      Rosa, L. S., Delbem, A. C. B., Toledo, C. F. M., & Bonato, V. (2016). Design and analysis of evolutionary bit-length optimization algorithms for floating to fixed-point conversion. Applied Soft Computing, 49, 447-461. doi:10.1016/j.asoc.2016.08.035
    • NLM

      Rosa LS, Delbem ACB, Toledo CFM, Bonato V. Design and analysis of evolutionary bit-length optimization algorithms for floating to fixed-point conversion [Internet]. Applied Soft Computing. 2016 ; 49 447-461.[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1016/j.asoc.2016.08.035
    • Vancouver

      Rosa LS, Delbem ACB, Toledo CFM, Bonato V. Design and analysis of evolutionary bit-length optimization algorithms for floating to fixed-point conversion [Internet]. Applied Soft Computing. 2016 ; 49 447-461.[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1016/j.asoc.2016.08.035
  • Source: IET Computers and Digital Techniques. Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

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    • ABNT

      SILVA, Bruno de Abreu et al. Application-oriented cache memory configuration for energy efficiency in multi-cores. IET Computers and Digital Techniques, v. Fe 2015, n. 1, p. 73-81, 2015Tradução . . Disponível em: http://dx.doi.org/10.1049/iet-cdt.2014.0091. Acesso em: 03 out. 2022.
    • APA

      Silva, B. de A., Cuminato, L. A., Delbem, A. C. B., Diniz, P. C., & Bonato, V. (2015). Application-oriented cache memory configuration for energy efficiency in multi-cores. IET Computers and Digital Techniques, Fe 2015( 1), 73-81. doi:10.1049/iet-cdt.2014.0091
    • NLM

      Silva B de A, Cuminato LA, Delbem ACB, Diniz PC, Bonato V. Application-oriented cache memory configuration for energy efficiency in multi-cores [Internet]. IET Computers and Digital Techniques. 2015 ; Fe 2015( 1): 73-81.[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1049/iet-cdt.2014.0091
    • Vancouver

      Silva B de A, Cuminato LA, Delbem ACB, Diniz PC, Bonato V. Application-oriented cache memory configuration for energy efficiency in multi-cores [Internet]. IET Computers and Digital Techniques. 2015 ; Fe 2015( 1): 73-81.[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1049/iet-cdt.2014.0091
  • Source: Electronics Letters. Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

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    • ABNT

      ROSA, Leandro de Souza e TOLEDO, Claudio Fabiano Motta e BONATO, Vanderlei. Accelerating floating-point to fixed-point data type conversion with evolutionary algorithms. Electronics Letters, v. Fe 2015, n. 3, p. 244-246, 2015Tradução . . Disponível em: http://dx.doi.org/10.1049/el.2014.3791. Acesso em: 03 out. 2022.
    • APA

      Rosa, L. de S., Toledo, C. F. M., & Bonato, V. (2015). Accelerating floating-point to fixed-point data type conversion with evolutionary algorithms. Electronics Letters, Fe 2015( 3), 244-246. doi:10.1049/el.2014.3791
    • NLM

      Rosa L de S, Toledo CFM, Bonato V. Accelerating floating-point to fixed-point data type conversion with evolutionary algorithms [Internet]. Electronics Letters. 2015 ; Fe 2015( 3): 244-246.[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1049/el.2014.3791
    • Vancouver

      Rosa L de S, Toledo CFM, Bonato V. Accelerating floating-point to fixed-point data type conversion with evolutionary algorithms [Internet]. Electronics Letters. 2015 ; Fe 2015( 3): 244-246.[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1049/el.2014.3791
  • Source: Proceedings. Conference title: International Conference on ReConFigurable Computing and FPGAs - ReConFig 2015. Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

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    • ABNT

      SILVA, Bruno et al. Runtime mapping and scheduling for energy efficiency in heterogeneous multi-core systems. 2015, Anais.. Piscataway, NJ: IEEE, 2015. Disponível em: http://dx.doi.org/10.1109/ReConFig.2015.7393355. Acesso em: 03 out. 2022.
    • APA

      Silva, B., Delbem, A. C. B., Bonato, V., & Diniz, P. C. (2015). Runtime mapping and scheduling for energy efficiency in heterogeneous multi-core systems. In Proceedings. Piscataway, NJ: IEEE. doi:10.1109/ReConFig.2015.7393355
    • NLM

      Silva B, Delbem ACB, Bonato V, Diniz PC. Runtime mapping and scheduling for energy efficiency in heterogeneous multi-core systems [Internet]. Proceedings. 2015 ;[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1109/ReConFig.2015.7393355
    • Vancouver

      Silva B, Delbem ACB, Bonato V, Diniz PC. Runtime mapping and scheduling for energy efficiency in heterogeneous multi-core systems [Internet]. Proceedings. 2015 ;[citado 2022 out. 03 ] Available from: http://dx.doi.org/10.1109/ReConFig.2015.7393355

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