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  • Unidade: ICMC

    Subjects: CIRCUITOS FPGA, ARQUITETURA DE SOFTWARE, C++ (LINGUAGEM DE PROGRAMAÇÃO), C (LINGUAGEM DE PROGRAMAÇÃO), MONTADORES E COMPILADORES

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    • ABNT

      PERINA, Andre Bannwart. Lina: a fast design optimisation tool for software-based FPGA programming. 2022. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/. Acesso em: 05 out. 2022.
    • APA

      Perina, A. B. (2022). Lina: a fast design optimisation tool for software-based FPGA programming (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
    • NLM

      Perina AB. Lina: a fast design optimisation tool for software-based FPGA programming [Internet]. 2022 ;[citado 2022 out. 05 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
    • Vancouver

      Perina AB. Lina: a fast design optimisation tool for software-based FPGA programming [Internet]. 2022 ;[citado 2022 out. 05 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
  • Source: Applied Soft Computing. Unidade: ICMC

    Subjects: APRENDIZADO COMPUTACIONAL, REDES NEURAIS, BOLSA DE VALORES, PREÇO DE AÇÕES

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    • ABNT

      BILEKI, Guilherme Augusto et al. Order book mid-price movement inference by CatBoost classifier from convolutional feature maps. Applied Soft Computing, v. 116, p. 1-13, 2022Tradução . . Disponível em: https://doi.org/10.1016/j.asoc.2021.108274. Acesso em: 05 out. 2022.
    • APA

      Bileki, G. A., Barboza, F. L. de M., Silva, L. H. C., & Bonato, V. (2022). Order book mid-price movement inference by CatBoost classifier from convolutional feature maps. Applied Soft Computing, 116, 1-13. doi:10.1016/j.asoc.2021.108274
    • NLM

      Bileki GA, Barboza FL de M, Silva LHC, Bonato V. Order book mid-price movement inference by CatBoost classifier from convolutional feature maps [Internet]. Applied Soft Computing. 2022 ; 116 1-13.[citado 2022 out. 05 ] Available from: https://doi.org/10.1016/j.asoc.2021.108274
    • Vancouver

      Bileki GA, Barboza FL de M, Silva LHC, Bonato V. Order book mid-price movement inference by CatBoost classifier from convolutional feature maps [Internet]. Applied Soft Computing. 2022 ; 116 1-13.[citado 2022 out. 05 ] Available from: https://doi.org/10.1016/j.asoc.2021.108274
  • Unidade: ICMC

    Subjects: ANÁLISE DE DADOS, TEMPO-REAL, CIRCUITOS FPGA, PROCESSAMENTO DE DADOS, SOFTWARES

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    • ABNT

      OLIVEIRA, Caio César Soares. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency. 2022. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/. Acesso em: 05 out. 2022.
    • APA

      Oliveira, C. C. S. (2022). A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
    • NLM

      Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2022 out. 05 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
    • Vancouver

      Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2022 out. 05 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
  • Unidade: ICMC

    Subjects: APRENDIZADO COMPUTACIONAL, MERCADO FINANCEIRO, BOLSA DE VALORES

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    • ABNT

      BILEKI, Guilherme Augusto. Uma abordagem com modelo de aprendizado de máquina híbrido para predição de movimentos de preço médio de ativos pelo livro de ofertas. 2021. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2021. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-20052021-111418/. Acesso em: 05 out. 2022.
    • APA

      Bileki, G. A. (2021). Uma abordagem com modelo de aprendizado de máquina híbrido para predição de movimentos de preço médio de ativos pelo livro de ofertas (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-20052021-111418/
    • NLM

      Bileki GA. Uma abordagem com modelo de aprendizado de máquina híbrido para predição de movimentos de preço médio de ativos pelo livro de ofertas [Internet]. 2021 ;[citado 2022 out. 05 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-20052021-111418/
    • Vancouver

      Bileki GA. Uma abordagem com modelo de aprendizado de máquina híbrido para predição de movimentos de preço médio de ativos pelo livro de ofertas [Internet]. 2021 ;[citado 2022 out. 05 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-20052021-111418/
  • Unidade: ICMC

    Subjects: MERCADO FINANCEIRO, PREVISÃO (ANÁLISE DE SÉRIES TEMPORAIS), NEGOCIAÇÃO

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    • ABNT

      SILVA, Luis Henrique Claudino. Aplicação do processo de Hawkes multivariado para prever o movimento do preço médio de livro de ofertas. 2021. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2021. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122021-151059/. Acesso em: 05 out. 2022.
    • APA

      Silva, L. H. C. (2021). Aplicação do processo de Hawkes multivariado para prever o movimento do preço médio de livro de ofertas (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122021-151059/
    • NLM

      Silva LHC. Aplicação do processo de Hawkes multivariado para prever o movimento do preço médio de livro de ofertas [Internet]. 2021 ;[citado 2022 out. 05 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122021-151059/
    • Vancouver

      Silva LHC. Aplicação do processo de Hawkes multivariado para prever o movimento do preço médio de livro de ofertas [Internet]. 2021 ;[citado 2022 out. 05 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-15122021-151059/
  • Source: Applied Soft Computing Journal. Unidade: ICMC

    Subjects: HARDWARE, INFERÊNCIA, CONSUMO DE ENERGIA ELÉTRICA

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    • ABNT

      BONATO, Vanderlei e BOUGANIS, Christos-Savvas. Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, v. 107, p. 1-12, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.asoc.2021.107316. Acesso em: 05 out. 2022.
    • APA

      Bonato, V., & Bouganis, C. -S. (2021). Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, 107, 1-12. doi:10.1016/j.asoc.2021.107316
    • NLM

      Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.[citado 2022 out. 05 ] Available from: https://doi.org/10.1016/j.asoc.2021.107316
    • Vancouver

      Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.[citado 2022 out. 05 ] Available from: https://doi.org/10.1016/j.asoc.2021.107316
  • Source: IEEE Transactions on Computers. Unidade: ICMC

    Subjects: HARDWARE, ANÁLISE DE DESEMPENHO

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    • ABNT

      PERINA, André Bannwart et al. Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, v. 70, n. 12, p. 2070-2082, 2021Tradução . . Disponível em: https://doi.org/10.1109/TC.2021.3112260. Acesso em: 05 out. 2022.
    • APA

      Perina, A. B., Silitonga, A., Becker, J., & Bonato, V. (2021). Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, 70( 12), 2070-2082. doi:10.1109/TC.2021.3112260
    • NLM

      Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2022 out. 05 ] Available from: https://doi.org/10.1109/TC.2021.3112260
    • Vancouver

      Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2022 out. 05 ] Available from: https://doi.org/10.1109/TC.2021.3112260
  • Source: Microprocessors and Microsystems. Unidade: ICMC

    Subjects: LAÇOS, HARDWARE, TEMPO

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    • ABNT

      ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, v. 86, p. 1-13, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.micpro.2021.104334. Acesso em: 05 out. 2022.
    • APA

      Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2021). Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, 86, 1-13. doi:10.1016/j.micpro.2021.104334
    • NLM

      Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2022 out. 05 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334
    • Vancouver

      Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2022 out. 05 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334
  • Unidade: ICMC

    Subjects: CIRCUITOS FPGA, HARDWARE, COMPUTAÇÃO RECONFIGURÁVEL

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    • ABNT

      ROSA, Leandro de Souza. Fast Code Exploration for Pipeline Processing in FPGA Accelerators. 2019. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2019. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/. Acesso em: 05 out. 2022.
    • APA

      Rosa, L. de S. (2019). Fast Code Exploration for Pipeline Processing in FPGA Accelerators (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
    • NLM

      Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2022 out. 05 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
    • Vancouver

      Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2022 out. 05 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
  • Source: Proceedings. Conference title: International Conference on Field-Programmable Technology - ICFPT. Unidade: ICMC

    Subjects: CIRCUITOS FPGA, BENCHMARKS

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    • ABNT

      PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. Lina: timing-constrained high-level synthesis performance estimator for fast DSE. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICFPT47387.2019.00063. Acesso em: 05 out. 2022.
    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2019). Lina: timing-constrained high-level synthesis performance estimator for fast DSE. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICFPT47387.2019.00063
    • NLM

      Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;[citado 2022 out. 05 ] Available from: https://doi.org/10.1109/ICFPT47387.2019.00063
    • Vancouver

      Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;[citado 2022 out. 05 ] Available from: https://doi.org/10.1109/ICFPT47387.2019.00063
  • Source: Proceedings. Conference title: IEEE International Conference on Electronics, Circuits and Systems - ICECS. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, HARDWARE, MICROPROGRAMAÇÃO

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    • ABNT

      PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICECS46596.2019.8964669. Acesso em: 05 out. 2022.
    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2019). ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICECS46596.2019.8964669
    • NLM

      Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2022 out. 05 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669
    • Vancouver

      Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2022 out. 05 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669
  • Source: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. Unidade: ICMC

    Subjects: CIRCUITOS FPGA, ALGORITMOS GENÉTICOS, COMPUTAÇÃO RECONFIGURÁVEL, ALGORITMOS DE SCHEDULING, SCHEDULING

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    • ABNT

      ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, v. 38, n. 5, p. 912-925, 2019Tradução . . Disponível em: http://dx.doi.org/10.1109/TCAD.2018.2834440. Acesso em: 05 out. 2022.
    • APA

      Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2019). Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 38( 5), 912-925. doi:10.1109/TCAD.2018.2834440
    • NLM

      Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2022 out. 05 ] Available from: http://dx.doi.org/10.1109/TCAD.2018.2834440
    • Vancouver

      Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2022 out. 05 ] Available from: http://dx.doi.org/10.1109/TCAD.2018.2834440
  • Source: Proceedings. Conference title: International Conference on Field-Programmable Technology - FPT. Unidade: ICMC

    Subjects: APRENDIZADO COMPUTACIONAL, EFICIÊNCIA ENERGÉTICA, ESTATÍSTICA COMPUTACIONAL

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    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      PERINA, André Bannwart e BONATO, Vanderlei. Mapping estimator for OpenCL heterogeneous accelerators. 2018, Anais.. Piscataway: IEEE, 2018. Disponível em: http://dx.doi.org/10.1109/FPT.2018.00057. Acesso em: 05 out. 2022.
    • APA

      Perina, A. B., & Bonato, V. (2018). Mapping estimator for OpenCL heterogeneous accelerators. In Proceedings. Piscataway: IEEE. doi:10.1109/FPT.2018.00057
    • NLM

      Perina AB, Bonato V. Mapping estimator for OpenCL heterogeneous accelerators [Internet]. Proceedings. 2018 ;[citado 2022 out. 05 ] Available from: http://dx.doi.org/10.1109/FPT.2018.00057
    • Vancouver

      Perina AB, Bonato V. Mapping estimator for OpenCL heterogeneous accelerators [Internet]. Proceedings. 2018 ;[citado 2022 out. 05 ] Available from: http://dx.doi.org/10.1109/FPT.2018.00057
  • Source: Anais. Conference title: Workshop em Computação Heterogênea - WCH. Unidade: ICMC

    Subjects: MERCADO FINANCEIRO, SISTEMAS EMBUTIDOS, SOFTWARES, BOLSA DE VALORES

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    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      COSTA, Cláudio R e ROSA, Leandro de Souza e BONATO, Vanderlei. Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes. 2018, Anais.. Porto Alegre: SBC, 2018. Disponível em: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf. Acesso em: 05 out. 2022.
    • APA

      Costa, C. R., Rosa, L. de S., & Bonato, V. (2018). Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes. In Anais. Porto Alegre: SBC. Recuperado de http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
    • NLM

      Costa CR, Rosa L de S, Bonato V. Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes [Internet]. Anais. 2018 ;[citado 2022 out. 05 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
    • Vancouver

      Costa CR, Rosa L de S, Bonato V. Integrando o MetaTrader5 com aceleradores FPGA via OpenCL named pipes [Internet]. Anais. 2018 ;[citado 2022 out. 05 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
  • Source: Anais. Conference title: Workshop em Computação Heterogênea - WCH. Unidade: ICMC

    Subjects: ANÁLISE DE DESEMPENHO, REDES E COMUNICAÇÃO DE DADOS, SISTEMAS EMBUTIDOS

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    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      SANTOS, Rafael R e BONATO, Vanderlei. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas. 2018, Anais.. Porto Alegre: SBC, 2018. Disponível em: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf. Acesso em: 05 out. 2022.
    • APA

      Santos, R. R., & Bonato, V. (2018). Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas. In Anais. Porto Alegre: SBC. Recuperado de http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
    • NLM

      Santos RR, Bonato V. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. Anais. 2018 ;[citado 2022 out. 05 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
    • Vancouver

      Santos RR, Bonato V. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. Anais. 2018 ;[citado 2022 out. 05 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
  • Source: Proceedings. Conference title: International Conference on Field-Programmable Technology - FPT. Unidade: ICMC

    Subjects: HARDWARE, ANÁLISE DE DESEMPENHO

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    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      ROSA, Leandro de Souza e BONATO, Vanderlei e BOUGANIS, Christos-Savvas. Scaling up loop pipelining for high-level synthesis: a non-iterative approach. 2018, Anais.. Piscataway: IEEE, 2018. Disponível em: http://dx.doi.org/10.1109/FPT.2018.00020. Acesso em: 05 out. 2022.
    • APA

      Rosa, L. de S., Bonato, V., & Bouganis, C. -S. (2018). Scaling up loop pipelining for high-level synthesis: a non-iterative approach. In Proceedings. Piscataway: IEEE. doi:10.1109/FPT.2018.00020
    • NLM

      Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;[citado 2022 out. 05 ] Available from: http://dx.doi.org/10.1109/FPT.2018.00020
    • Vancouver

      Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;[citado 2022 out. 05 ] Available from: http://dx.doi.org/10.1109/FPT.2018.00020
  • Source: Journal of Signal Processing Systems. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS, ROBÓTICA, COMPUTAÇÃO EVOLUTIVA

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    • ABNT

      ROSA, Leandro de Souza et al. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, v. 90, n. 3, p. 357-369, 2018Tradução . . Disponível em: http://dx.doi.org/10.1007/s11265-017-1243-9. Acesso em: 05 out. 2022.
    • APA

      Rosa, L. de S., Dasu, A., Diniz, P. C., & Bonato, V. (2018). A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA. Journal of Signal Processing Systems, 90( 3), 357-369. doi:10.1007/s11265-017-1243-9
    • NLM

      Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.[citado 2022 out. 05 ] Available from: http://dx.doi.org/10.1007/s11265-017-1243-9
    • Vancouver

      Rosa L de S, Dasu A, Diniz PC, Bonato V. A Faddeev systolic array for EKF-SLAM and its arithmetic data representation impact on FPGA [Internet]. Journal of Signal Processing Systems. 2018 ; 90( 3): 357-369.[citado 2022 out. 05 ] Available from: http://dx.doi.org/10.1007/s11265-017-1243-9
  • Unidade: ICMC

    Subjects: ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES, COMPUTAÇÃO RECONFIGURÁVEL, FRAMEWORKS

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    • ABNT

      SANTOS, Rafael Ribeiro dos. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas. 2018. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2018. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/. Acesso em: 05 out. 2022.
    • APA

      Santos, R. R. dos. (2018). Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/
    • NLM

      Santos RR dos. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. 2018 ;[citado 2022 out. 05 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/
    • Vancouver

      Santos RR dos. Um framework para agrupar funções com base no comportamento da comunicação de dados em plataformas multiprocessadas [Internet]. 2018 ;[citado 2022 out. 05 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-24102018-100329/
  • Source: Proceedings. Conference title: Euromicro Conference on Digital System Design - DSD. Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

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    • ABNT

      PERINA, André Bannwart et al. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA. 2017, Anais.. Los Alamitos, CA: IEEE, 2017. Disponível em: http://dx.doi.org/10.1109/DSD.2017.32. Acesso em: 05 out. 2022.
    • APA

      Perina, A. B., Matias, P., Lima, J. M. G. P. de B., Marques, E., & Bonato, V. (2017). Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA. In Proceedings. Los Alamitos, CA: IEEE. doi:10.1109/DSD.2017.32
    • NLM

      Perina AB, Matias P, Lima JMGP de B, Marques E, Bonato V. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA [Internet]. Proceedings. 2017 ;[citado 2022 out. 05 ] Available from: http://dx.doi.org/10.1109/DSD.2017.32
    • Vancouver

      Perina AB, Matias P, Lima JMGP de B, Marques E, Bonato V. Exploiting Kant and Kimura’s matrix inversion algorithm on FPGA [Internet]. Proceedings. 2017 ;[citado 2022 out. 05 ] Available from: http://dx.doi.org/10.1109/DSD.2017.32
  • Source: Revista de Sistemas de Informação da FSMA. Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, COMPUTAÇÃO EVOLUTIVA, ROBÓTICA

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    • ABNT

      PERINA, André Bannwart e ARANTES, Jesimar da Silva e BONATO, Vanderlei. NovaCORE vFPGA: virtualização e reconfiguração instantânea. Revista de Sistemas de Informação da FSMA, n. 20, p. 38-45, 2017Tradução . . Disponível em: http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf. Acesso em: 05 out. 2022.
    • APA

      Perina, A. B., Arantes, J. da S., & Bonato, V. (2017). NovaCORE vFPGA: virtualização e reconfiguração instantânea. Revista de Sistemas de Informação da FSMA, ( 20), 38-45. Recuperado de http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf
    • NLM

      Perina AB, Arantes J da S, Bonato V. NovaCORE vFPGA: virtualização e reconfiguração instantânea [Internet]. Revista de Sistemas de Informação da FSMA. 2017 ;( 20): 38-45.[citado 2022 out. 05 ] Available from: http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf
    • Vancouver

      Perina AB, Arantes J da S, Bonato V. NovaCORE vFPGA: virtualização e reconfiguração instantânea [Internet]. Revista de Sistemas de Informação da FSMA. 2017 ;( 20): 38-45.[citado 2022 out. 05 ] Available from: http://www.fsma.edu.br/si/edicao20/FSMA_SI_2017_2_Principal_5.pdf

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