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Artigo de periodico
A low-power 10-bit 0.01-to-12-MS/s asynchronous SAR ADC in 65-nm CMOS (2021)
Campos, Arthur Lombardi; Luppe, Maximiliam ; Lima, Eduardo Rodrigues de; Soares Junior, João Navarro
Source: Analog Integrated Circuits and Signal Processing. Unidade: EESC
Subjects: CONSUMO DE ENERGIA ELÉTRICA, CIRCUITOS INTEGRADOS, CONVERSORES ELÉTRICOS, ENGENHARIA ELÉTRICA
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ABNT
CAMPOS, Arthur Lombardi; LUPPE, Maximiliam; LIMA, Eduardo Rodrigues de; SOARES JUNIOR, João Navarro. A low-power 10-bit 0.01-to-12-MS/s asynchronous SAR ADC in 65-nm CMOS. Analog Integrated Circuits and Signal Processing, Heidelberg, Germany, Springer, v. 106, p. 321-337, 2021. Disponível em: < https://dx.doi.org/10.1007/s10470-020-01742-6 > DOI: 10.1007/s10470-020-01742-6.
APA
Campos, A. L., Luppe, M., Lima, E. R. de, & Soares Junior, J. N. (2021). A low-power 10-bit 0.01-to-12-MS/s asynchronous SAR ADC in 65-nm CMOS. Analog Integrated Circuits and Signal Processing, 106, 321-337. doi:10.1007/s10470-020-01742-6
NLM
Campos AL, Luppe M, Lima ER de, Soares Junior JN. A low-power 10-bit 0.01-to-12-MS/s asynchronous SAR ADC in 65-nm CMOS [Internet]. Analog Integrated Circuits and Signal Processing. 2021 ; 106 321-337.Available from: https://dx.doi.org/10.1007/s10470-020-01742-6
Vancouver
Campos AL, Luppe M, Lima ER de, Soares Junior JN. A low-power 10-bit 0.01-to-12-MS/s asynchronous SAR ADC in 65-nm CMOS [Internet]. Analog Integrated Circuits and Signal Processing. 2021 ; 106 321-337.Available from: https://dx.doi.org/10.1007/s10470-020-01742-6
Trabalho de evento
Performance comparison of high-speed dual modulus prescalers using metaheuristic sizing/optimization (2020)
Soares Junior, João Navarro ; Luppe, Maximiliam
Source: Proceedings. Conference titles: Symposium on Integrated Circuits and Systems Design - SBCCI. Unidade: EESC
Subjects: CONSUMO DE ENERGIA ELÉTRICA, ENGENHARIA ELÉTRICA
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ABNT
SOARES JUNIOR, João Navarro; LUPPE, Maximiliam. Performance comparison of high-speed dual modulus prescalers using metaheuristic sizing/optimization. Anais.. New York, NY, USA: ACM, 2020.Disponível em: DOI: 10.1109/SBCCI50935.2020.9189913.
APA
Soares Junior, J. N., & Luppe, M. (2020). Performance comparison of high-speed dual modulus prescalers using metaheuristic sizing/optimization. In Proceedings. New York, NY, USA: ACM. doi:10.1109/SBCCI50935.2020.9189913
NLM
Soares Junior JN, Luppe M. Performance comparison of high-speed dual modulus prescalers using metaheuristic sizing/optimization [Internet]. Proceedings. 2020 ;Available from: http://dx.doi.org/10.1109/SBCCI50935.2020.9189913
Vancouver
Soares Junior JN, Luppe M. Performance comparison of high-speed dual modulus prescalers using metaheuristic sizing/optimization [Internet]. Proceedings. 2020 ;Available from: http://dx.doi.org/10.1109/SBCCI50935.2020.9189913
Trabalho de evento
Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS (2019)
Campos, Arthur Lombardi; Soares Junior, João Navarro; Luppe, Maximiliam
Source: Proceedings. Conference titles: Symposium on Integrated Circuits and Systems Design - SBCCI. Unidade: EESC
Subjects: CIRCUITOS INTEGRADOS, CONVERSORES ELÉTRICOS, ENGENHARIA ELÉTRICA
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ABNT
CAMPOS, Arthur Lombardi; SOARES JUNIOR, João Navarro; LUPPE, Maximiliam. Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS. Anais.. New York, NY, USA: ACM, 2019.Disponível em: DOI: 10.1145/3338852.3339857.
APA
Campos, A. L., Soares Junior, J. N., & Luppe, M. (2019). Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS. In Proceedings. New York, NY, USA: ACM. doi:10.1145/3338852.3339857
NLM
Campos AL, Soares Junior JN, Luppe M. Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS [Internet]. Proceedings. 2019 ;Available from: http://dx.doi.org/10.1145/3338852.3339857
Vancouver
Campos AL, Soares Junior JN, Luppe M. Design of a low power 10-bit 12MS/s asynchronous SAR ADC in 65nm CMOS [Internet]. Proceedings. 2019 ;Available from: http://dx.doi.org/10.1145/3338852.3339857
Trabalho de evento
Transmission of wireless neural signals through a 0.18μm CMOS low-power amplifier (2015)
Gazziro, M; Braga, C. F. R; Moreira, Dilvan de Abreu; Carvalho, Andre Carlos Ponce de Leon Ferreira de; Rodrigues Junior, José Fernando; Soares Junior, João Navarro; Ardila, J. C. M; Mioni, D. P; Pessatti, M; Fabbro, P; Freewin, C; Saddow, S. E
Source: Proceedings. Conference titles: Annual International Conference of the IEEE Engineering in Medicine and Biology Society - EMBC. Unidades: ICMC, EESC
Subjects: INTELIGÊNCIA ARTIFICIAL, COMPUTAÇÃO BIOINSPIRADA, BANCO DE DADOS, PROCESSAMENTO DE IMAGENS, COMPUTAÇÃO GRÁFICA
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ABNT
GAZZIRO, M; BRAGA, C. F. R; MOREIRA, Dilvan de Abreu; et al. Transmission of wireless neural signals through a 0.18μm CMOS low-power amplifier. Anais.. Piscataway: IEEE, 2015.Disponível em: DOI: 10.1109/EMBC.2015.7319537.
APA
Gazziro, M., Braga, C. F. R., Moreira, D. de A., Carvalho, A. C. P. de L. F. de, Rodrigues Junior, J. F., Soares Junior, J. N., et al. (2015). Transmission of wireless neural signals through a 0.18μm CMOS low-power amplifier. In Proceedings. Piscataway: IEEE. doi:10.1109/EMBC.2015.7319537
NLM
Gazziro M, Braga CFR, Moreira D de A, Carvalho ACP de LF de, Rodrigues Junior JF, Soares Junior JN, Ardila JCM, Mioni DP, Pessatti M, Fabbro P, Freewin C, Saddow SE. Transmission of wireless neural signals through a 0.18μm CMOS low-power amplifier [Internet]. Proceedings. 2015 ;Available from: http://dx.doi.org/10.1109/EMBC.2015.7319537
Vancouver
Gazziro M, Braga CFR, Moreira D de A, Carvalho ACP de LF de, Rodrigues Junior JF, Soares Junior JN, Ardila JCM, Mioni DP, Pessatti M, Fabbro P, Freewin C, Saddow SE. Transmission of wireless neural signals through a 0.18μm CMOS low-power amplifier [Internet]. Proceedings. 2015 ;Available from: http://dx.doi.org/10.1109/EMBC.2015.7319537
Trabalho de evento
Otimização de osciladores MOS por algoritmos meta-heurísticos (2014)
Tardelli, João Alberto Baccarin Robles; Soares Junior, João Navarro
Conference titles: Simpósio Internacional de Iniciação Científica da Universidade de São Paulo - SIICUSP. Unidade: EESC
Subjects: ALGORITMOS, CIRCUITOS INTEGRADOS MOS, OSCILADORES (OTIMIZAÇÃO)
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ABNT
TARDELLI, João Alberto Baccarin Robles; SOARES JUNIOR, João Navarro. Otimização de osciladores MOS por algoritmos meta-heurísticos. Anais.. São Paulo, SP: Pró-Reitoria de Pesquisa/USP, 2014.Disponível em: .
APA
Tardelli, J. A. B. R., & Soares Junior, J. N. (2014). Otimização de osciladores MOS por algoritmos meta-heurísticos. In . São Paulo, SP: Pró-Reitoria de Pesquisa/USP. Recuperado de https://uspdigital.usp.br/siicusp/cdOnlineTrabalhoObter?numeroInscricaoTrabalho=2340&numeroEdicao=22&print=S
NLM
Tardelli JABR, Soares Junior JN. Otimização de osciladores MOS por algoritmos meta-heurísticos [Internet]. 2014 ;Available from: https://uspdigital.usp.br/siicusp/cdOnlineTrabalhoObter?numeroInscricaoTrabalho=2340&numeroEdicao=22&print=S
Vancouver
Tardelli JABR, Soares Junior JN. Otimização de osciladores MOS por algoritmos meta-heurísticos [Internet]. 2014 ;Available from: https://uspdigital.usp.br/siicusp/cdOnlineTrabalhoObter?numeroInscricaoTrabalho=2340&numeroEdicao=22&print=S
Trabalho de evento
A CMOS bandgap reference circuit with a temperature coefficient adjustment block (2013)
Ishibe, Eder Issao; Soares Júnior, João Navarro
Conference titles: Symposium on Integrated Circuits and Systems Design - SBCCI. Unidade: EESC
Subjects: MÉTODO DE MONTE CARLO, CIRCUITOS INTEGRADOS
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ABNT
ISHIBE, Eder Issao; SOARES JÚNIOR, João Navarro. A CMOS bandgap reference circuit with a temperature coefficient adjustment block. Anais.. Piscataway: IEEE, 2013.
APA
Ishibe, E. I., & Soares Júnior, J. N. (2013). A CMOS bandgap reference circuit with a temperature coefficient adjustment block. In . Piscataway: IEEE.
NLM
Ishibe EI, Soares Júnior JN. A CMOS bandgap reference circuit with a temperature coefficient adjustment block. 2013 ;
Vancouver
Ishibe EI, Soares Júnior JN. A CMOS bandgap reference circuit with a temperature coefficient adjustment block. 2013 ;
Trabalho de evento
Design of an OTA-Miller for a 96dB SNR SC multi-bit sigma-delta modulator based on gm/Id methodology (2013)
Alarcon Cubas, Heiner Grover ; Soares Junior, João Navarro
Conference titles: IEEE Latin American Symposium on Circuits and Systems - LASCAS. Unidade: EESC
Subjects: TELECOMUNICAÇÕES, CONVERSORES A/D E D/A
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ABNT
ALARCON CUBAS, Heiner Grover; SOARES JUNIOR, João Navarro. Design of an OTA-Miller for a 96dB SNR SC multi-bit sigma-delta modulator based on gm/Id methodology. Anais.. Piscataway: IEEE, 2013.Disponível em: DOI: 10.1109/LASCAS.2013.6519051.
APA
Alarcon Cubas, H. G., & Soares Junior, J. N. (2013). Design of an OTA-Miller for a 96dB SNR SC multi-bit sigma-delta modulator based on gm/Id methodology. In . Piscataway: IEEE. doi:10.1109/LASCAS.2013.6519051
NLM
Alarcon Cubas HG, Soares Junior JN. Design of an OTA-Miller for a 96dB SNR SC multi-bit sigma-delta modulator based on gm/Id methodology [Internet]. 2013 ;Available from: http://dx.doi.org/10.1109/LASCAS.2013.6519051
Vancouver
Alarcon Cubas HG, Soares Junior JN. Design of an OTA-Miller for a 96dB SNR SC multi-bit sigma-delta modulator based on gm/Id methodology [Internet]. 2013 ;Available from: http://dx.doi.org/10.1109/LASCAS.2013.6519051
Trabalho de evento
A bandgap circuit with a temperature coefficient adjustment block (2013)
Ishibe, Eder Issao; Soares Júnior, João Navarro
Conference titles: IEEE International Midwest Symposium on Circuits and Systems - MWSCAS. Unidade: EESC
Subjects: MÉTODO DE MONTE CARLO, HEURÍSTICA, ALGORITMOS
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ABNT
ISHIBE, Eder Issao; SOARES JÚNIOR, João Navarro. A bandgap circuit with a temperature coefficient adjustment block. Anais.. Piscataway: IEEE, 2013.Disponível em: DOI: 10.1109/MWSCAS.2013.6674595.
APA
Ishibe, E. I., & Soares Júnior, J. N. (2013). A bandgap circuit with a temperature coefficient adjustment block. In . Piscataway: IEEE. doi:10.1109/MWSCAS.2013.6674595
NLM
Ishibe EI, Soares Júnior JN. A bandgap circuit with a temperature coefficient adjustment block [Internet]. 2013 ;Available from: http://dx.doi.org/10.1109/MWSCAS.2013.6674595
Vancouver
Ishibe EI, Soares Júnior JN. A bandgap circuit with a temperature coefficient adjustment block [Internet]. 2013 ;Available from: http://dx.doi.org/10.1109/MWSCAS.2013.6674595
Trabalho de evento
A power optimized decimator for sigma-delta data converters (2013)
Carvalho, Dionísio de; Soares Júnior, João Navarro
Conference titles: IEEE Latin American Symposium on Circuits and Systems - LASCAS. Unidade: EESC
Subjects: CONVERSORES A/D E D/A, FILTROS ELÉTRICOS DIGITAIS, CONSUMO DE ENERGIA ELÉTRICA (CONTROLE)
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
CARVALHO, Dionísio de; SOARES JÚNIOR, João Navarro. A power optimized decimator for sigma-delta data converters. Anais.. Piscataway: IEEE, 2013.Disponível em: DOI: 10.1109/LASCAS.2013.6519018.
APA
Carvalho, D. de, & Soares Júnior, J. N. (2013). A power optimized decimator for sigma-delta data converters. In . Piscataway: IEEE. doi:10.1109/LASCAS.2013.6519018
NLM
Carvalho D de, Soares Júnior JN. A power optimized decimator for sigma-delta data converters [Internet]. 2013 ;Available from: http://dx.doi.org/10.1109/LASCAS.2013.6519018
Vancouver
Carvalho D de, Soares Júnior JN. A power optimized decimator for sigma-delta data converters [Internet]. 2013 ;Available from: http://dx.doi.org/10.1109/LASCAS.2013.6519018
Trabalho de evento-resumo
Otimização de circuitos CMOS por algoritmos genéticos (2012)
Torres, Otávio Henrique Barbosa; Soares Junior, João Navarro
Source: Resumos. Conference titles: Simpósio Internacional de Iniciação Científica da Universidade de São Paulo - SIICUSP. Unidade: EESC
Assunto: CIRCUITOS ANALÓGICOS (OTIMIZAÇÃO)
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
TORRES, Otávio Henrique Barbosa; SOARES JUNIOR, João Navarro. Otimização de circuitos CMOS por algoritmos genéticos. Anais.. São Paulo: USP/Pró-Reitoria de Pesquisa, 2012.Disponível em: .
APA
Torres, O. H. B., & Soares Junior, J. N. (2012). Otimização de circuitos CMOS por algoritmos genéticos. In Resumos. São Paulo: USP/Pró-Reitoria de Pesquisa. Recuperado de https://uspdigital.usp.br/siicusp/cdOnlineTrabalhoObter?numeroInscricaoTrabalho=77&numeroEdicao=20&print=S
NLM
Torres OHB, Soares Junior JN. Otimização de circuitos CMOS por algoritmos genéticos [Internet]. Resumos. 2012 ;Available from: https://uspdigital.usp.br/siicusp/cdOnlineTrabalhoObter?numeroInscricaoTrabalho=77&numeroEdicao=20&print=S
Vancouver
Torres OHB, Soares Junior JN. Otimização de circuitos CMOS por algoritmos genéticos [Internet]. Resumos. 2012 ;Available from: https://uspdigital.usp.br/siicusp/cdOnlineTrabalhoObter?numeroInscricaoTrabalho=77&numeroEdicao=20&print=S
Trabalho de evento
Top-down design for low power multi-bit sigma-delta modulator (2012)
Alarcon Cubas, Heiner Grover ; Soares Junior, João Navarro
Conference titles: Symposium on Integrated Circuits and Systems Design - SBCCI. Unidade: EESC
Subjects: MODULAÇÃO DIGITAL, CIRCUITOS ELETRÔNICOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ALARCON CUBAS, Heiner Grover; SOARES JUNIOR, João Navarro. Top-down design for low power multi-bit sigma-delta modulator. Anais.. Piscataway, NJ: IEEE, 2012.Disponível em: DOI: 10.1109/SBCCI.2012.6344448.
APA
Alarcon Cubas, H. G., & Soares Junior, J. N. (2012). Top-down design for low power multi-bit sigma-delta modulator. In . Piscataway, NJ: IEEE. doi:10.1109/SBCCI.2012.6344448
NLM
Alarcon Cubas HG, Soares Junior JN. Top-down design for low power multi-bit sigma-delta modulator [Internet]. 2012 ;Available from: http://dx.doi.org/10.1109/SBCCI.2012.6344448
Vancouver
Alarcon Cubas HG, Soares Junior JN. Top-down design for low power multi-bit sigma-delta modulator [Internet]. 2012 ;Available from: http://dx.doi.org/10.1109/SBCCI.2012.6344448
Trabalho de evento
Design of high speed digital circuits with E-TSPC cell library (2011)
Soares Junior, João Navarro; Martins, Gustavo C.
Source: Anais. Conference titles: Encontro da Sociedade Brasileira de Crescimento de Cristais - SBCC. Unidade: EESC
Subjects: ENGENHARIA ELÉTRICA, CIRCUITOS DIGITAIS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOARES JUNIOR, João Navarro; MARTINS, Gustavo C. Design of high speed digital circuits with E-TSPC cell library. Anais.. São Paulo, SP: SBCC, 2011.
APA
Soares Junior, J. N., & Martins, G. C. (2011). Design of high speed digital circuits with E-TSPC cell library. In Anais. São Paulo, SP: SBCC.
NLM
Soares Junior JN, Martins GC. Design of high speed digital circuits with E-TSPC cell library. Anais. 2011 ;
Vancouver
Soares Junior JN, Martins GC. Design of high speed digital circuits with E-TSPC cell library. Anais. 2011 ;
Trabalho de evento
A simple CMOS bandgap reference circuit with sub-1-V operation (2011)
Soares Júnior, João Navarro; Ishibe, Eder Issao
Conference titles: IEEE International Symposium of Circuits and Systems - ISCAS. Unidade: EESC
Subjects: CIRCUITOS INTEGRADOS MOS, CIRCUITOS ELETRÔNICOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOARES JÚNIOR, João Navarro; ISHIBE, Eder Issao. A simple CMOS bandgap reference circuit with sub-1-V operation. Anais.. Piscataway, NJ: IEEE, 2011.Disponível em: DOI: 10.1109/ISCAS.2011.5938059.
APA
Soares Júnior, J. N., & Ishibe, E. I. (2011). A simple CMOS bandgap reference circuit with sub-1-V operation. In . Piscataway, NJ: IEEE. doi:10.1109/ISCAS.2011.5938059
NLM
Soares Júnior JN, Ishibe EI. A simple CMOS bandgap reference circuit with sub-1-V operation [Internet]. 2011 ;Available from: http://dx.doi.org/10.1109/ISCAS.2011.5938059
Vancouver
Soares Júnior JN, Ishibe EI. A simple CMOS bandgap reference circuit with sub-1-V operation [Internet]. 2011 ;Available from: http://dx.doi.org/10.1109/ISCAS.2011.5938059
Trabalho de evento-resumo
Aplicação da técnica extended true single phase clock com biblioteca de células em projetos digitais CMOS de alta velocidade (2008)
Calderaro, Felipe Boteon; Soares Júnior, João Navarro
Source: Resumos. Conference titles: Simpósio Internacional de Iniciação Científica da Universidade de São Paulo. Unidade: EESC
Subjects: MICROELETRÔNICA, CIRCUITOS INTEGRADOS MOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
CALDERARO, Felipe Boteon; SOARES JÚNIOR, João Navarro. Aplicação da técnica extended true single phase clock com biblioteca de células em projetos digitais CMOS de alta velocidade. Anais.. São Paulo: USP, 2008.
APA
Calderaro, F. B., & Soares Júnior, J. N. (2008). Aplicação da técnica extended true single phase clock com biblioteca de células em projetos digitais CMOS de alta velocidade. In Resumos. São Paulo: USP.
NLM
Calderaro FB, Soares Júnior JN. Aplicação da técnica extended true single phase clock com biblioteca de células em projetos digitais CMOS de alta velocidade. Resumos. 2008 ;
Vancouver
Calderaro FB, Soares Júnior JN. Aplicação da técnica extended true single phase clock com biblioteca de células em projetos digitais CMOS de alta velocidade. Resumos. 2008 ;
Trabalho de evento
A 4.1 GHz dual modulus prescaler using the E-TSPC technique and double data throughput structures (2007)
Miranda, Fernando Pedro Henriques de; Soares Junior, João Navarro ; Van Noije, Wilhelmus Adrianus Maria
Conference titles: IEEE International Symposium on Circuits and Systems. Unidades: EESC, EP
Subjects: CIRCUITOS ELETRÔNICOS, CIRCUITOS INTEGRADOS MOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
MIRANDA, Fernando Pedro Henriques de; SOARES JUNIOR, João Navarro; VAN NOIJE, Wilhelmus Adrianus Maria. A 4.1 GHz dual modulus prescaler using the E-TSPC technique and double data throughput structures. Anais.. New Orleans: IEEE, 2007.
APA
Miranda, F. P. H. de, Soares Junior, J. N., & Van Noije, W. A. M. (2007). A 4.1 GHz dual modulus prescaler using the E-TSPC technique and double data throughput structures. In . New Orleans: IEEE.
NLM
Miranda FPH de, Soares Junior JN, Van Noije WAM. A 4.1 GHz dual modulus prescaler using the E-TSPC technique and double data throughput structures. 2007 ;
Vancouver
Miranda FPH de, Soares Junior JN, Van Noije WAM. A 4.1 GHz dual modulus prescaler using the E-TSPC technique and double data throughput structures. 2007 ;
Trabalho de evento
A 3.5 mW programmable high speed frequency divider for a 2.4 GHz CMOS frequency synthesizer (2005)
Gómez Argüello, Angel María; Soares Junior, João Navarro ; Van Noije, Wilhelmus Adrianus Maria
Source: SBCCI 2005. Conference titles: Symposium on Integrated Circuits and Systems Design. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS MOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
GÓMEZ ARGÜELLO, Angel María; SOARES JUNIOR, João Navarro; VAN NOIJE, Wilhelmus Adrianus Maria. A 3.5 mW programmable high speed frequency divider for a 2.4 GHz CMOS frequency synthesizer. Anais.. New York: ACM, 2005.
APA
Gómez Argüello, A. M., Soares Junior, J. N., & Van Noije, W. A. M. (2005). A 3.5 mW programmable high speed frequency divider for a 2.4 GHz CMOS frequency synthesizer. In SBCCI 2005. New York: ACM.
NLM
Gómez Argüello AM, Soares Junior JN, Van Noije WAM. A 3.5 mW programmable high speed frequency divider for a 2.4 GHz CMOS frequency synthesizer. SBCCI 2005. 2005 ;
Vancouver
Gómez Argüello AM, Soares Junior JN, Van Noije WAM. A 3.5 mW programmable high speed frequency divider for a 2.4 GHz CMOS frequency synthesizer. SBCCI 2005. 2005 ;
Artigo de periodico
Extended TSPC structures with double input/output data throughput for gigahertz CMOS circuit design (2002)
Soares Junior, João Navarro ; Van Noije, Wilhelmus Adrianus Maria
Source: IEEE Transactions on Very Large Scale Integration (VLSI) Systems. Unidade: EP
Assunto: CIRCUITOS DIGITAIS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOARES JUNIOR, João Navarro; VAN NOIJE, Wilhelmus Adrianus Maria. Extended TSPC structures with double input/output data throughput for gigahertz CMOS circuit design. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Piscataway, IEEE, v. 10, n. 3, p. 301-308, 2002. DOI: 10.1109/tvlsi.2002.1043333.
APA
Soares Junior, J. N., & Van Noije, W. A. M. (2002). Extended TSPC structures with double input/output data throughput for gigahertz CMOS circuit design. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 10( 3), 301-308. doi:10.1109/tvlsi.2002.1043333
NLM
Soares Junior JN, Van Noije WAM. Extended TSPC structures with double input/output data throughput for gigahertz CMOS circuit design. IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2002 ; 10( 3): 301-308.
Vancouver
Soares Junior JN, Van Noije WAM. Extended TSPC structures with double input/output data throughput for gigahertz CMOS circuit design. IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2002 ; 10( 3): 301-308.
Relatorio tecnico
A 1.6 GHz dual modulus prescaler using the extended true single-phase-clock CMOS circuit technique (E-TSPC) (2000)
Soares Junior, João Navarro ; Van Noije, Wilhelmus Adrianus Maria
Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOARES JUNIOR, João Navarro; VAN NOIJE, Wilhelmus Adrianus Maria. A 1.6 GHz dual modulus prescaler using the extended true single-phase-clock CMOS circuit technique (E-TSPC). [S.l: s.n.], 2000.
APA
Soares Junior, J. N., & Van Noije, W. A. M. (2000). A 1.6 GHz dual modulus prescaler using the extended true single-phase-clock CMOS circuit technique (E-TSPC). São Paulo: EPUSP.
NLM
Soares Junior JN, Van Noije WAM. A 1.6 GHz dual modulus prescaler using the extended true single-phase-clock CMOS circuit technique (E-TSPC). 2000 ;
Vancouver
Soares Junior JN, Van Noije WAM. A 1.6 GHz dual modulus prescaler using the extended true single-phase-clock CMOS circuit technique (E-TSPC). 2000 ;
Trabalho de evento
The use of extended TSPC CMOS structures to build circuits with doubled input/output data throughput (2000)
Soares Junior, João Navarro ; Van Noije, Wilhelmus Adrianus Maria
Source: Proceedings. Conference titles: Symposium on Integrated Circuits and Systems Design. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOARES JUNIOR, João Navarro; VAN NOIJE, Wilhelmus Adrianus Maria. The use of extended TSPC CMOS structures to build circuits with doubled input/output data throughput. Anais.. Los Alamitos: IEEE, 2000.
APA
Soares Junior, J. N., & Van Noije, W. A. M. (2000). The use of extended TSPC CMOS structures to build circuits with doubled input/output data throughput. In Proceedings. Los Alamitos: IEEE.
NLM
Soares Junior JN, Van Noije WAM. The use of extended TSPC CMOS structures to build circuits with doubled input/output data throughput. Proceedings. 2000 ;
Vancouver
Soares Junior JN, Van Noije WAM. The use of extended TSPC CMOS structures to build circuits with doubled input/output data throughput. Proceedings. 2000 ;
Trabalho de evento-resumo
Otimização da velocidade de circuitos síncronos CMOS sensíveis a borda do sinal de relógio (1999)
Ruiz, Fernando Martinson; Soares Junior, João Navarro ; Van Noije, Wilhelmus Adrianus Maria
Source: 7.SICUSP : resumos. Conference titles: Simpósio de Iniciação Científica da Universidade de São Paulo. Unidade: EP
Assunto: CIRCUITOS ELETRÔNICOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
RUIZ, Fernando Martinson; SOARES JUNIOR, João Navarro; VAN NOIJE, Wilhelmus Adrianus Maria. Otimização da velocidade de circuitos síncronos CMOS sensíveis a borda do sinal de relógio. Anais.. São Paulo: USP, 1999.
APA
Ruiz, F. M., Soares Junior, J. N., & Van Noije, W. A. M. (1999). Otimização da velocidade de circuitos síncronos CMOS sensíveis a borda do sinal de relógio. In 7.SICUSP : resumos. São Paulo: USP.
NLM
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Ruiz FM, Soares Junior JN, Van Noije WAM. Otimização da velocidade de circuitos síncronos CMOS sensíveis a borda do sinal de relógio. 7.SICUSP : resumos. 1999 ;

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