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Vocabulário Controlado do SIBiUSP


  • Source: Applied Soft Computing Journal. Unidade: ICMC

    Subjects: HARDWARE, INFERÊNCIA, CONSUMO DE ENERGIA ELÉTRICA

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    • ABNT

      BONATO, Vanderlei e BOUGANIS, Christos-Savvas. Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, v. 107, p. 1-12, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.asoc.2021.107316. Acesso em: 17 ago. 2022.
    • APA

      Bonato, V., & Bouganis, C. -S. (2021). Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, 107, 1-12. doi:10.1016/j.asoc.2021.107316
    • NLM

      Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.[citado 2022 ago. 17 ] Available from: https://doi.org/10.1016/j.asoc.2021.107316
    • Vancouver

      Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.[citado 2022 ago. 17 ] Available from: https://doi.org/10.1016/j.asoc.2021.107316
  • Source: IEEE Transactions on Computers. Unidade: ICMC

    Subjects: HARDWARE, ANÁLISE DE DESEMPENHO

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    • ABNT

      PERINA, André Bannwart et al. Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, v. 70, n. 12, p. 2070-2082, 2021Tradução . . Disponível em: https://doi.org/10.1109/TC.2021.3112260. Acesso em: 17 ago. 2022.
    • APA

      Perina, A. B., Silitonga, A., Becker, J., & Bonato, V. (2021). Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, 70( 12), 2070-2082. doi:10.1109/TC.2021.3112260
    • NLM

      Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2022 ago. 17 ] Available from: https://doi.org/10.1109/TC.2021.3112260
    • Vancouver

      Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2022 ago. 17 ] Available from: https://doi.org/10.1109/TC.2021.3112260
  • Unidade: EP

    Subjects: FRENAGEM, HARDWARE

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    • ABNT

      SILVA, Nouriandres Liborio. Desenvolvimento de um Hardware in the Loop (HiL) de um sistema de frenagem com ABS hidráulico. 2021. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2021. Disponível em: https://www.teses.usp.br/teses/disponiveis/3/3142/tde-25102021-150656/pt-br.php. Acesso em: 17 ago. 2022.
    • APA

      Silva, N. L. (2021). Desenvolvimento de um Hardware in the Loop (HiL) de um sistema de frenagem com ABS hidráulico (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de https://www.teses.usp.br/teses/disponiveis/3/3142/tde-25102021-150656/pt-br.php
    • NLM

      Silva NL. Desenvolvimento de um Hardware in the Loop (HiL) de um sistema de frenagem com ABS hidráulico [Internet]. 2021 ;[citado 2022 ago. 17 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3142/tde-25102021-150656/pt-br.php
    • Vancouver

      Silva NL. Desenvolvimento de um Hardware in the Loop (HiL) de um sistema de frenagem com ABS hidráulico [Internet]. 2021 ;[citado 2022 ago. 17 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3142/tde-25102021-150656/pt-br.php
  • Source: Microprocessors and Microsystems. Unidade: ICMC

    Subjects: LAÇOS, HARDWARE, TEMPO

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    • ABNT

      ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, v. 86, p. 1-13, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.micpro.2021.104334. Acesso em: 17 ago. 2022.
    • APA

      Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2021). Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, 86, 1-13. doi:10.1016/j.micpro.2021.104334
    • NLM

      Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2022 ago. 17 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334
    • Vancouver

      Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2022 ago. 17 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334
  • Unidade: IRI

    Subjects: TECNOLOGIA, RELAÇÕES INTERNACIONAIS, SOFTWARES, HARDWARE, ONTOLOGIA, APRENDIZAGEM, PÓS-MODERNISMO, CONSTRUTIVISMO (EDUCAÇÃO)

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    • ABNT

      HAZAN, Bernardo Futuro Rodrigues. Technology theory in international relations: software, hardware, and the problem-solving human. 2020. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2020. Disponível em: https://www.teses.usp.br/teses/disponiveis/101/101131/tde-19082020-094559/. Acesso em: 17 ago. 2022.
    • APA

      Hazan, B. F. R. (2020). Technology theory in international relations: software, hardware, and the problem-solving human (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de https://www.teses.usp.br/teses/disponiveis/101/101131/tde-19082020-094559/
    • NLM

      Hazan BFR. Technology theory in international relations: software, hardware, and the problem-solving human [Internet]. 2020 ;[citado 2022 ago. 17 ] Available from: https://www.teses.usp.br/teses/disponiveis/101/101131/tde-19082020-094559/
    • Vancouver

      Hazan BFR. Technology theory in international relations: software, hardware, and the problem-solving human [Internet]. 2020 ;[citado 2022 ago. 17 ] Available from: https://www.teses.usp.br/teses/disponiveis/101/101131/tde-19082020-094559/
  • Source: Electronics. Unidade: ICMC

    Subjects: EQUAÇÕES DIFERENCIAIS ORDINÁRIAS, HARDWARE

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    • ABNT

      SOUZA JUNIOR, Carlos Alberto Oliveira de et al. Exploration of FPGA-based hardware designs for QR decomposition for solving stiff ODE numerical methods using the HARP hybrid architecture. Electronics, v. 9, n. 5, p. 1-14, 2020Tradução . . Disponível em: https://doi.org/10.3390/electronics9050843. Acesso em: 17 ago. 2022.
    • APA

      Souza Junior, C. A. O. de, Bispo, J., Cardoso, J. M. P., Diniz, P. C., & Marques, E. (2020). Exploration of FPGA-based hardware designs for QR decomposition for solving stiff ODE numerical methods using the HARP hybrid architecture. Electronics, 9( 5), 1-14. doi:10.3390/electronics9050843
    • NLM

      Souza Junior CAO de, Bispo J, Cardoso JMP, Diniz PC, Marques E. Exploration of FPGA-based hardware designs for QR decomposition for solving stiff ODE numerical methods using the HARP hybrid architecture [Internet]. Electronics. 2020 ; 9( 5): 1-14.[citado 2022 ago. 17 ] Available from: https://doi.org/10.3390/electronics9050843
    • Vancouver

      Souza Junior CAO de, Bispo J, Cardoso JMP, Diniz PC, Marques E. Exploration of FPGA-based hardware designs for QR decomposition for solving stiff ODE numerical methods using the HARP hybrid architecture [Internet]. Electronics. 2020 ; 9( 5): 1-14.[citado 2022 ago. 17 ] Available from: https://doi.org/10.3390/electronics9050843
  • Source: Journal of Instrumentation. Unidade: IF

    Subjects: SOFTWARES, HARDWARE

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    • ABNT

      AAD, G e DONADELLI, Marisilvia e LEITE, Marco Aurelio Lisboa. Operation of the ATLAS trigger system in Run 2. Journal of Instrumentation, v. 15, 2020Tradução . . Disponível em: https://repositorio.usp.br/directbitstream/7a2bb61c-8373-407a-b197-7010633dfd5b/The_ATLAS_collaboration_2020_J._Inst._15_P10004.pdf. Acesso em: 17 ago. 2022.
    • APA

      Aad, G., Donadelli, M., & Leite, M. A. L. (2020). Operation of the ATLAS trigger system in Run 2. Journal of Instrumentation, 15. doi:10.1088/1748-0221/15/10/P10004
    • NLM

      Aad G, Donadelli M, Leite MAL. Operation of the ATLAS trigger system in Run 2 [Internet]. Journal of Instrumentation. 2020 ; 15[citado 2022 ago. 17 ] Available from: https://repositorio.usp.br/directbitstream/7a2bb61c-8373-407a-b197-7010633dfd5b/The_ATLAS_collaboration_2020_J._Inst._15_P10004.pdf
    • Vancouver

      Aad G, Donadelli M, Leite MAL. Operation of the ATLAS trigger system in Run 2 [Internet]. Journal of Instrumentation. 2020 ; 15[citado 2022 ago. 17 ] Available from: https://repositorio.usp.br/directbitstream/7a2bb61c-8373-407a-b197-7010633dfd5b/The_ATLAS_collaboration_2020_J._Inst._15_P10004.pdf
  • Source: Anais. Conference title: Seminários em Administração - SEMEAD. Unidade: FEA

    Subjects: PESQUISA-AÇÃO, HARDWARE, MODELO DE NEGÓCIO, ASSISTÊNCIA À SAÚDE

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    • ABNT

      COSTA FILHO, Edson Renel da e PEDROSO, Marcelo Caldeira. An action research on how we developed a hardware startup in the healthcare sector in Brazil. 2019, Anais.. São Paulo: EAD/FEA/USP, 2019. Disponível em: http://login.semead.com.br/22semead/anais/arquivos/606.pdf. Acesso em: 17 ago. 2022.
    • APA

      Costa Filho, E. R. da, & Pedroso, M. C. (2019). An action research on how we developed a hardware startup in the healthcare sector in Brazil. In Anais. São Paulo: EAD/FEA/USP. Recuperado de http://login.semead.com.br/22semead/anais/arquivos/606.pdf
    • NLM

      Costa Filho ER da, Pedroso MC. An action research on how we developed a hardware startup in the healthcare sector in Brazil [Internet]. Anais. 2019 ;[citado 2022 ago. 17 ] Available from: http://login.semead.com.br/22semead/anais/arquivos/606.pdf
    • Vancouver

      Costa Filho ER da, Pedroso MC. An action research on how we developed a hardware startup in the healthcare sector in Brazil [Internet]. Anais. 2019 ;[citado 2022 ago. 17 ] Available from: http://login.semead.com.br/22semead/anais/arquivos/606.pdf
  • Unidade: ICMC

    Subjects: CIRCUITOS FPGA, HARDWARE, COMPUTAÇÃO RECONFIGURÁVEL

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    • ABNT

      ROSA, Leandro de Souza. Fast Code Exploration for Pipeline Processing in FPGA Accelerators. 2019. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2019. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/. Acesso em: 17 ago. 2022.
    • APA

      Rosa, L. de S. (2019). Fast Code Exploration for Pipeline Processing in FPGA Accelerators (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
    • NLM

      Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2022 ago. 17 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
    • Vancouver

      Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2022 ago. 17 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
  • Source: Proceedings. Conference title: IEEE International Conference on Electronics, Circuits and Systems - ICECS. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, HARDWARE, MICROPROGRAMAÇÃO

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    • ABNT

      PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICECS46596.2019.8964669. Acesso em: 17 ago. 2022.
    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2019). ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICECS46596.2019.8964669
    • NLM

      Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2022 ago. 17 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669
    • Vancouver

      Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2022 ago. 17 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669
  • Source: Proceedings. Conference title: International Conference on Field-Programmable Technology - FPT. Unidade: ICMC

    Subjects: HARDWARE, ANÁLISE DE DESEMPENHO

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    • ABNT

      ROSA, Leandro de Souza e BONATO, Vanderlei e BOUGANIS, Christos-Savvas. Scaling up loop pipelining for high-level synthesis: a non-iterative approach. 2018, Anais.. Piscataway: IEEE, 2018. Disponível em: http://dx.doi.org/10.1109/FPT.2018.00020. Acesso em: 17 ago. 2022.
    • APA

      Rosa, L. de S., Bonato, V., & Bouganis, C. -S. (2018). Scaling up loop pipelining for high-level synthesis: a non-iterative approach. In Proceedings. Piscataway: IEEE. doi:10.1109/FPT.2018.00020
    • NLM

      Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;[citado 2022 ago. 17 ] Available from: http://dx.doi.org/10.1109/FPT.2018.00020
    • Vancouver

      Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;[citado 2022 ago. 17 ] Available from: http://dx.doi.org/10.1109/FPT.2018.00020
  • Source: Proceedings. Conference title: International Conference on Reconfigurable Computing and FPGAs - ReConFig. Unidade: IME

    Subjects: PROGRAMAÇÃO LÓGICA, HARDWARE

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    • ABNT

      BRUEL, Pedro et al. Autotuning high-level synthesis for FPGAs using OpenTuner and LegUp. 2018, Anais.. Piscataway: IEEE, 2018. Disponível em: https://dx.doi.org/10.1109/RECONFIG.2017.8279778. Acesso em: 17 ago. 2022.
    • APA

      Bruel, P., Goldman, A., Chalamalasetti, S. R., & Milojicic, D. (2018). Autotuning high-level synthesis for FPGAs using OpenTuner and LegUp. In Proceedings. Piscataway: IEEE. doi:10.1109/RECONFIG.2017.8279778
    • NLM

      Bruel P, Goldman A, Chalamalasetti SR, Milojicic D. Autotuning high-level synthesis for FPGAs using OpenTuner and LegUp [Internet]. Proceedings. 2018 ;[citado 2022 ago. 17 ] Available from: https://dx.doi.org/10.1109/RECONFIG.2017.8279778
    • Vancouver

      Bruel P, Goldman A, Chalamalasetti SR, Milojicic D. Autotuning high-level synthesis for FPGAs using OpenTuner and LegUp [Internet]. Proceedings. 2018 ;[citado 2022 ago. 17 ] Available from: https://dx.doi.org/10.1109/RECONFIG.2017.8279778
  • Source: Anais. Conference title: Workshop em Computação Heterogênea - WCH. Unidade: ICMC

    Subjects: HARDWARE, ANÁLISE DE DESEMPENHO, COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS

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    • ABNT

      SILVA, Erinaldo Pereira et al. A flexible instruction set architecture filter for custom soft-core processors. 2018, Anais.. Porto Alegre: SBC, 2018. Disponível em: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf. Acesso em: 17 ago. 2022.
    • APA

      Silva, E. P., Souza Junior, C. A. O. de, Melo, T. A. F. de, & Marques, E. (2018). A flexible instruction set architecture filter for custom soft-core processors. In Anais. Porto Alegre: SBC. Recuperado de http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
    • NLM

      Silva EP, Souza Junior CAO de, Melo TAF de, Marques E. A flexible instruction set architecture filter for custom soft-core processors [Internet]. Anais. 2018 ;[citado 2022 ago. 17 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
    • Vancouver

      Silva EP, Souza Junior CAO de, Melo TAF de, Marques E. A flexible instruction set architecture filter for custom soft-core processors [Internet]. Anais. 2018 ;[citado 2022 ago. 17 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
  • Unidade: EP

    Subjects: HARDWARE, ANÁLISE DE DESEMPENHO, CRIPTOLOGIA

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    • ABNT

      ROSSETTI, Jonatas Faria. Hardware design and performance analysis for cryptographic sponge BlaMka. 2017. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-10082017-134824/pt-br.php. Acesso em: 17 ago. 2022.
    • APA

      Rossetti, J. F. (2017). Hardware design and performance analysis for cryptographic sponge BlaMka (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3141/tde-10082017-134824/pt-br.php
    • NLM

      Rossetti JF. Hardware design and performance analysis for cryptographic sponge BlaMka [Internet]. 2017 ;[citado 2022 ago. 17 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-10082017-134824/pt-br.php
    • Vancouver

      Rossetti JF. Hardware design and performance analysis for cryptographic sponge BlaMka [Internet]. 2017 ;[citado 2022 ago. 17 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-10082017-134824/pt-br.php
  • Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, VISÃO COMPUTACIONAL, HARDWARE, SOFTWARES, CIRCULAÇÃO DE PEDESTRES

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    • ABNT

      HOLANDA, Jose Arnaldo Mascagni de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão. 2017. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/. Acesso em: 17 ago. 2022.
    • APA

      Holanda, J. A. M. de. (2017). Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/
    • NLM

      Holanda JAM de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão [Internet]. 2017 ;[citado 2022 ago. 17 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/
    • Vancouver

      Holanda JAM de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão [Internet]. 2017 ;[citado 2022 ago. 17 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/
  • Unidade: ICMC

    Subjects: HARDWARE, CIRCUITOS FPGA, PREVISÃO DO TEMPO, SOFTWARES, COMPUTAÇÃO RECONFIGURÁVEL

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    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
    • ABNT

      SOUZA JUNIOR, Carlos Alberto Oliveira de. A hardware/software codesign for the chemical reactivity of BRAMS. 2017. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/. Acesso em: 17 ago. 2022.
    • APA

      Souza Junior, C. A. O. de. (2017). A hardware/software codesign for the chemical reactivity of BRAMS (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/
    • NLM

      Souza Junior CAO de. A hardware/software codesign for the chemical reactivity of BRAMS [Internet]. 2017 ;[citado 2022 ago. 17 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/
    • Vancouver

      Souza Junior CAO de. A hardware/software codesign for the chemical reactivity of BRAMS [Internet]. 2017 ;[citado 2022 ago. 17 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/
  • Unidade: ICMC

    Subjects: SISTEMAS EMBUTIDOS, VISÃO COMPUTACIONAL, COMPUTAÇÃO RECONFIGURÁVEL, PROJETO DE SOFTWARE, HARDWARE

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    • ABNT

      MARTINEZ, Leandro Andrade. Um framework para coprojeto de hardware e software de sistemas avançados de assistência ao motorista baseados em câmeras. 2017. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-06122017-104613/. Acesso em: 17 ago. 2022.
    • APA

      Martinez, L. A. (2017). Um framework para coprojeto de hardware e software de sistemas avançados de assistência ao motorista baseados em câmeras (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-06122017-104613/
    • NLM

      Martinez LA. Um framework para coprojeto de hardware e software de sistemas avançados de assistência ao motorista baseados em câmeras [Internet]. 2017 ;[citado 2022 ago. 17 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-06122017-104613/
    • Vancouver

      Martinez LA. Um framework para coprojeto de hardware e software de sistemas avançados de assistência ao motorista baseados em câmeras [Internet]. 2017 ;[citado 2022 ago. 17 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-06122017-104613/
  • Source: Engineering Applications of Artificial Intelligence. Unidade: EESC

    Subjects: ENERGIA ELÉTRICA, HARDWARE, REDES NEURAIS, ENGENHARIA ELÉTRICA

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    • ABNT

      SILVA, Alex Soto da et al. Development and evaluation of a prototype for remote voltage monitoring based on artificial neural networks. Engineering Applications of Artificial Intelligence, v. 57, p. 50-60, 2017Tradução . . Disponível em: http://dx.doi.org/10.1016/j.engappai.2016.10.012. Acesso em: 17 ago. 2022.
    • APA

      Silva, A. S. da, Santos, R. C. dos, Bottura, F. B., & Oleskovicz, M. (2017). Development and evaluation of a prototype for remote voltage monitoring based on artificial neural networks. Engineering Applications of Artificial Intelligence, 57, 50-60. doi:10.1016/j.engappai.2016.10.012
    • NLM

      Silva AS da, Santos RC dos, Bottura FB, Oleskovicz M. Development and evaluation of a prototype for remote voltage monitoring based on artificial neural networks [Internet]. Engineering Applications of Artificial Intelligence. 2017 ; 57 50-60.[citado 2022 ago. 17 ] Available from: http://dx.doi.org/10.1016/j.engappai.2016.10.012
    • Vancouver

      Silva AS da, Santos RC dos, Bottura FB, Oleskovicz M. Development and evaluation of a prototype for remote voltage monitoring based on artificial neural networks [Internet]. Engineering Applications of Artificial Intelligence. 2017 ; 57 50-60.[citado 2022 ago. 17 ] Available from: http://dx.doi.org/10.1016/j.engappai.2016.10.012
  • Source: Anais. Conference title: Encontro dos Mestrados Profissionais de Administração - EMPRAD. Unidade: FEA

    Subjects: EMPRESAS DE TECNOLOGIA AVANÇADA, DESENVOLVIMENTO ORGANIZACIONAL, HARDWARE

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    • ABNT

      COSTA FILHO, Edson Renel da e PEDROSO, Marcelo Caldeira. Referências em modelos de desenvolvimento de startups de hardware. 2017, Anais.. São Paulo: EAD/FEA/USP, 2017. Disponível em: http://sistema.emprad.org.br/2017/arquivos/124.pdf. Acesso em: 17 ago. 2022.
    • APA

      Costa Filho, E. R. da, & Pedroso, M. C. (2017). Referências em modelos de desenvolvimento de startups de hardware. In Anais. São Paulo: EAD/FEA/USP. Recuperado de http://sistema.emprad.org.br/2017/arquivos/124.pdf
    • NLM

      Costa Filho ER da, Pedroso MC. Referências em modelos de desenvolvimento de startups de hardware [Internet]. Anais. 2017 ;[citado 2022 ago. 17 ] Available from: http://sistema.emprad.org.br/2017/arquivos/124.pdf
    • Vancouver

      Costa Filho ER da, Pedroso MC. Referências em modelos de desenvolvimento de startups de hardware [Internet]. Anais. 2017 ;[citado 2022 ago. 17 ] Available from: http://sistema.emprad.org.br/2017/arquivos/124.pdf
  • Unidade: EESC

    Subjects: CIRCUITOS FPGA, HARDWARE, REDES DE DISTRIBUIÇÃO DE ENERGIA ELÉTRICA

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    • ABNT

      GOIS, Marcilyanne Moreira. Redução de perdas em sistemas de distribuição por reconfiguração de redes utilizando aceleradores de hardware. 2017. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/18/18154/tde-23052018-084132/pt-br.php. Acesso em: 17 ago. 2022.
    • APA

      Gois, M. M. (2017). Redução de perdas em sistemas de distribuição por reconfiguração de redes utilizando aceleradores de hardware (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/18/18154/tde-23052018-084132/pt-br.php
    • NLM

      Gois MM. Redução de perdas em sistemas de distribuição por reconfiguração de redes utilizando aceleradores de hardware [Internet]. 2017 ;[citado 2022 ago. 17 ] Available from: http://www.teses.usp.br/teses/disponiveis/18/18154/tde-23052018-084132/pt-br.php
    • Vancouver

      Gois MM. Redução de perdas em sistemas de distribuição por reconfiguração de redes utilizando aceleradores de hardware [Internet]. 2017 ;[citado 2022 ago. 17 ] Available from: http://www.teses.usp.br/teses/disponiveis/18/18154/tde-23052018-084132/pt-br.php

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