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  • Dissertação (Mestrado)

    Hardware design and performance analysis for cryptographic sponge BlaMka (2017)

    Rossetti, Jonatas Faria; Ruggiero, Wilson Vicente (Orientador)

    Unidade: EP

    Assuntos: HARDWARE, ANÁLISE DE DESEMPENHO, CRIPTOLOGIA

    Acesso à fonteComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSSETTI, Jonatas Faria. Hardware design and performance analysis for cryptographic sponge BlaMka. 2017. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-10082017-134824/. Acesso em: 28 set. 2024.

    • APA

      Rossetti, J. F. (2017). Hardware design and performance analysis for cryptographic sponge BlaMka (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3141/tde-10082017-134824/

    • NLM

      Rossetti JF. Hardware design and performance analysis for cryptographic sponge BlaMka [Internet]. 2017 ;[citado 2024 set. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-10082017-134824/

    • Vancouver

      Rossetti JF. Hardware design and performance analysis for cryptographic sponge BlaMka [Internet]. 2017 ;[citado 2024 set. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-10082017-134824/

  • Trabalho de evento

    Scalable hardware implementation for Quasi-Dyadic Goppa encoder (2014)

    Massolino, Pedro Maat Costa ; Margi, Cíntia Borges ; Barreto, Paulo Sérgio Licciardi Messeder ; Ruggiero, Wilson Vicente

    Fonte: Proceedings. Nome do evento: IEEE Latin American Symposium on Circuits and Systems - LASCAS. Unidade: EP

    Assuntos: CODIFICAÇÃO DA INFORMAÇÃO, CRIPTOLOGIA, ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES, HARDWARE

    Acesso à fonteDOIComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      MASSOLINO, Pedro Maat Costa et al. Scalable hardware implementation for Quasi-Dyadic Goppa encoder. 2014, Anais.. Piscataway: IEEE, 2014. Disponível em: https://doi.org/10.1109/LASCAS.2014.6820285. Acesso em: 28 set. 2024.

    • APA

      Massolino, P. M. C., Margi, C. B., Barreto, P. S. L. M., & Ruggiero, W. V. (2014). Scalable hardware implementation for Quasi-Dyadic Goppa encoder. In Proceedings. Piscataway: IEEE. doi:10.1109/LASCAS.2014.6820285

    • NLM

      Massolino PMC, Margi CB, Barreto PSLM, Ruggiero WV. Scalable hardware implementation for Quasi-Dyadic Goppa encoder [Internet]. Proceedings. 2014 ;[citado 2024 set. 28 ] Available from: https://doi.org/10.1109/LASCAS.2014.6820285

    • Vancouver

      Massolino PMC, Margi CB, Barreto PSLM, Ruggiero WV. Scalable hardware implementation for Quasi-Dyadic Goppa encoder [Internet]. Proceedings. 2014 ;[citado 2024 set. 28 ] Available from: https://doi.org/10.1109/LASCAS.2014.6820285

  • Dissertação (Mestrado)

    Design and evaluation of a post-quantum cryptographic co-processor (2014)

    Massolino, Pedro Maat Costa; Ruggiero, Wilson Vicente (Orientador)

    Unidade: EP

    Assuntos: HARDWARE, CODIFICAÇÃO, CRIPTOLOGIA, SEGURANÇA DE COMPUTADORES

    Acesso à fonteComo citar
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    • ABNT

      MASSOLINO, Pedro Maat Costa. Design and evaluation of a post-quantum cryptographic co-processor. 2014. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2014. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-22042015-171235/. Acesso em: 28 set. 2024.

    • APA

      Massolino, P. M. C. (2014). Design and evaluation of a post-quantum cryptographic co-processor (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3141/tde-22042015-171235/

    • NLM

      Massolino PMC. Design and evaluation of a post-quantum cryptographic co-processor [Internet]. 2014 ;[citado 2024 set. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-22042015-171235/

    • Vancouver

      Massolino PMC. Design and evaluation of a post-quantum cryptographic co-processor [Internet]. 2014 ;[citado 2024 set. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-22042015-171235/

  • Tese (Doutorado)

    Low-power multiplication method for public-key cryptosystem (2013)

    Néto, João Carlos; Ruggiero, Wilson Vicente (Orientador)

    Unidade: EP

    Assuntos: SEGURANÇA DE COMPUTADORES, CRIPTOLOGIA, ALGORITMOS, HARDWARE, ARQUITETURAS PARALELAS

    Acesso à fonteComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      NÉTO, João Carlos. Low-power multiplication method for public-key cryptosystem. 2013. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2013. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-23052014-010449/. Acesso em: 28 set. 2024.

    • APA

      Néto, J. C. (2013). Low-power multiplication method for public-key cryptosystem (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3141/tde-23052014-010449/

    • NLM

      Néto JC. Low-power multiplication method for public-key cryptosystem [Internet]. 2013 ;[citado 2024 set. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-23052014-010449/

    • Vancouver

      Néto JC. Low-power multiplication method for public-key cryptosystem [Internet]. 2013 ;[citado 2024 set. 28 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-23052014-010449/
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