Projeto de um LDO digital para aplicações de baixa tensão em tecnologia CMOS (2022)
- Authors:
- Autor USP: AMARAL, THIAGO ALVES MENDES DO - EP
- Unidade: EP
- Sigla do Departamento: PSI
- Subjects: MICROELETRÔNICA; CIRCUITOS INTEGRADOS MOS
- Language: Português
- Abstract: O consumo de potência dinâmico e de leakage em sistemas VLSI (Very large-scale integration) é efetivamente reduzido pela operação em ultrabaixa tensão, na qual a máxima eficiência energética é alcançada na tensão de alimentação (VDD) abaixo de 0,5V. Umas das técnicas mais eficazes para reduzir o consumo de energia de carga de circuitos digitais em tecnologia CMOS é alterar dinamicamente a tensão de alimentação e a frequência de clock (DVFS - Dynamic Voltage and Frequency Scaling), dependendo da carga de trabalho. Modos de baixa tensão são usados em conjunto com frequência de clock baixo para minimizar o consumo de energia e somente quando for necessária uma capacidade computacional significativa, modos de tensão/frequência mais altos são ativados. Devido à dependência quadrática da potência com a tensão de alimentação, a manipulação dinâmica da tensão/frequência pode reduzir significativamente o consumo de energia. O tradicional LDO (Low Dropout Voltage Regulators), baseado em malha de realimentação analógico, não é adequado para operar gerando baixas tensões devido às limitações de projeto do amplificador operacional. Para contornar esse problema, têm sido propostas novas topologias de LDO digitais com alta eficiência e baixo ripple mesmo operando em baixa corrente de saída. Este trabalho de mestrado propõe o projeto de um LDO digital com alta eficiência e baixo ruído para sistemas DVFS de baixa tensão em tecnologia CMOS. Os circuitos LDOs foram projetados e simulados na tecnologia CMOS 180nm da TSMC para trabalhar numa eficiência de aproximadamente 90% tanto para correntes altas (1mA) como para as mais baixas (100A). Foi fabricado um protótipo (versão 1) o qual não se obteve resultados experimentais satisfatórios com relação a eficiência. Porém foi realizado outraversão (2) simulada em Monte Carlo em que obteve-se uma eficiência na simulação de pós-layout de 95%, uma corrente total de um 1mA, potência total de saída de 0,5mW e um erro de tensão de estado estacionário de 5mV. Nesta mesma versão do DLDO versão 2 foi implementado um controle de ripple obtendo melhora no sinal de tensão de saída, diminuindo o ripple de tensão de saída para corrente mínima, obtendo um valor praticamente nulo, somente na transições de corrente há sobre-tensões ou quedas de tensões. Além disso houve um desenvolvimento de um ALDO (Analog LDO) para 0,5V (tensão de saída) com uma eficiência de 90.7% de corrente de pico com um sinal sem ripple, mas um erro de estado estacionário de 10mV.
- Imprenta:
- Data da defesa: 27.04.2022
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ABNT
AMARAL, Thiago Alves Mendes do. Projeto de um LDO digital para aplicações de baixa tensão em tecnologia CMOS. 2022. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-12082022-081815/. Acesso em: 02 nov. 2024. -
APA
Amaral, T. A. M. do. (2022). Projeto de um LDO digital para aplicações de baixa tensão em tecnologia CMOS (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de https://www.teses.usp.br/teses/disponiveis/3/3140/tde-12082022-081815/ -
NLM
Amaral TAM do. Projeto de um LDO digital para aplicações de baixa tensão em tecnologia CMOS [Internet]. 2022 ;[citado 2024 nov. 02 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-12082022-081815/ -
Vancouver
Amaral TAM do. Projeto de um LDO digital para aplicações de baixa tensão em tecnologia CMOS [Internet]. 2022 ;[citado 2024 nov. 02 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-12082022-081815/
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