Efficient algorithms and hardware structures for fractional delay filtering and sample rate conversion (2015)
- Authors:
- Autor USP: LAMB, DAVID - EP
- Unidade: EP
- Sigla do Departamento: PSI
- Subjects: PROCESSAMENTO DE SINAIS; PROCESSAMENTO DIGITAL DE SINAIS
- Agências de fomento:
- Language: Inglês
- Abstract: Nesta pesquisa, são propostas novas estruturas de filtragem para a conversão da taxa de amostragem de sinais digitais. São consideradas taxas de conversão inteiras e fra cionárias e ênfase é dada ao desenvolvimento de estruturas com baixa complexidade em hardware para uso em circuitos integrados dedicados (ASIC). Primeiramente, os dois principais desafios da conversão assíncrona de taxa de amostragem são abordados: a geração em tempo real de sinais de clock que rastreiam a taxa fracionária e a implementação eficiente de filtros com atraso fracionário. Uma nova técnica totalmente digital para a geração de clocks é introduzida. Ela difere do DPLL clássico pois o rastrea mento é baseado no período do clock de referência ao invés de sua fase e/ou frequência, o que permite seu uso em faixas mais largas de frequências e sincronização mais rápida. Em seguida, uma nova estrutura para efetuar filtragem com atrasos fracionários utilizando polinômios spline é derivada usando a relação entre o filtro Farrow e a estrutura de New ton. A complexidade computacional do filtro é consideravelmente reduzida, se tornando comparável à de filtros com polinômios de Lagrange. Em seguida, o problema de conversão de taxa de amostragem com taxas inteiras é considerado, especificamente do ponto de vista de redução da complexidade do primeiro estágio de uma cascata de filtros de decimação, tipicamente implementado usando um filtro de cascata integrador-diferenciador (CIC). A área e o consumo de energia do primeiro filtro é um fator em muitas aplicações, especialmente em conversores A/D Σ-∆, devido às altas frequências de amostragem envolvidas. A implementação em ponto fixo de uma variante com espaço de estado reduzido do filtro CIC introduzida anteriormente mostra que esta pode ser uma alternativa interessante para filtros de ordem menor comfator de decimação em potências de dois. Por fim, uma nova técnica é desenvolvida e integrada no filtro CIC, mantendo suas vantagens, melhorando seu desempenho e reduzindo a área da implementação. A estrutura baseia-se na introdução de um multiplicador com coeficientes variáveis no tempo capaz de aproveitar a eficiˆencia de filtros FIR esparsos.
- Imprenta:
- Data da defesa: 04.11.2015
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ABNT
LAMB, David. Efficient algorithms and hardware structures for fractional delay filtering and sample rate conversion. 2015. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2015. Disponível em: https://www.teses.usp.br/teses/disponiveis/3/3142/tde-18082023-140704/. Acesso em: 10 out. 2024. -
APA
Lamb, D. (2015). Efficient algorithms and hardware structures for fractional delay filtering and sample rate conversion (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de https://www.teses.usp.br/teses/disponiveis/3/3142/tde-18082023-140704/ -
NLM
Lamb D. Efficient algorithms and hardware structures for fractional delay filtering and sample rate conversion [Internet]. 2015 ;[citado 2024 out. 10 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3142/tde-18082023-140704/ -
Vancouver
Lamb D. Efficient algorithms and hardware structures for fractional delay filtering and sample rate conversion [Internet]. 2015 ;[citado 2024 out. 10 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3142/tde-18082023-140704/
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