Estudo e desenvolvimento de uma tecnologia CMOS-TFT à baixa temperatura (< 600°C) (2002)
- Authors:
- Autor USP: VIANA, CARLOS EDUARDO - EP
- Unidade: EP
- Sigla do Departamento: PSI
- Subjects: PROCESSOS DE MICROELETRÔNICA; FILMES FINOS; TRANSISTORES; SILÍCIO
- Language: Português
- Abstract: Este trabalho de doutorado tem por objetivo o desenvolvimento de um processo de fabricação de transistores de filmes finos (TFT's) CMOS à baixa temperatura. Inicialmente, estudamos o processo de deposição de filmes finos de óxido de silício pela técnica PECVD e HD-PECVD com TEOS como fonte de silício reagindo com oxigênio em presença de argônio ou não, visando a sua aplicação como isolação de porta dos TFT's. Para o estudo dos filmes de óxido de silício depositado, diferentes técnicas de análise foram empregadas: Espectroscopia por Emissão Óptica, Elipsometria, Espectroscopia no Infra-Vermelho por Transformada de Fourier, Microscopia de Força Atômica, µ-RAMAN. Capacitores MOS foram fabricados e os melhores resultados obtidos, com o filme de óxido de silício depositado por PECVD, foram: densidade de corrente de fuga: "JLK = 2,3 x 10´POT.-6´ A/cm² @ 4 MV/cm", campo elétrico de ruptura da rigidez dielétrica: "EBD = 9,4 MV/cm" e densidade efetiva de cargas: "QSS = 7,3 x 10´POT.11´cm-²´". Visto que as propriedades elétricas dos filmes de óxido de silício depositados por PECVD não eram completamente adequadas para sua utilização como isolação de porta de TFT's, uma nova câmara de deposição foi então construída. Esta câmara, com acoplamento indutivo, possibilita que o processo de deposição ocorra através de um plasma de alta densidade: HD-PECVD. Os melhores resultados elétricos, obtidos com o filme de óxido de silício depositado por HD-PECVD, foram: "JLK = 2,8 x10´POT.-5´ A/cm² @ 4 MV/cm", "EBD = 10,6 MV/cm" e "QSS = 2,0 x 10´POT.12´cm-²". A segunda etapa deste trabalho consiste no estudo das etapas de fabricação de TFT's à baixa temperatura utilizando silício policristalino não dopado e dopado "in-situ" depositados pela técnica LPCVD e cristalizados em fase sólida. ) Inicialmente foram obtidas as propriedades elétricas dos TFT's tanto do tipo P (mobilidade de efeito de campo: "µFE = 15 cm²/V.s", inclinação de sub-limiar: "S = 1 V/dec" e tensão de limiar de inversão "VTH = -9 V" quanto do tipo N (µFE = 63 cm²/V.s, S = 1 V/dec e VTH = 4 V). A seguir foram implementados ambos os TFT's N e P sobre o mesmo substrato de vidro. As características obtidas foram: "µP = 32 cm²/V.s", "SP = 1,3 V/dec", "VTP = -13,5 V", "µN = 40 cm²/V.s", "SN = 1,3V/dec" e "VT = 9,6V". Os inversores pMOS bem como os nMOS funcionaram com as características apropriadas. Estes resultados mostram a compatibilidade dos processos para a fabricação dos TFT's do tipo P e N sobre o mesmo substrato de vidro. Um conjunto de máscaras fotolitográficas foi projetado à partir dos resultados obtidos. Para os processos CMOS realizados foram caracterizados isoladamente tanto os TFT's do tipo P (µP = 55 cm²/V.s, Sp = 1,2 V/dec, VTP = -19 V) assim como os do tipo N (µP =55 cm²/V.s, Sp = 1,5 V/dec, VTP = -14 V). Os inversores CMOS-TFT's apresentaram melhor funcionamento para uma tensão de alimentação: VDD = 20 V cujas principais propriedades foram: tensão detransição "VIT = 6,3 V", "S = 191 V/dec" e tensão de saída "VOUT = 19,99 V" para uma tensão de entrada VIN = 0 V. TFT's com óxido de silício HD-PECVD/TEOS como isolante de porta foram fabricados e caracterizados. Os resultados obtidos (VTP = -7,9V, µP = 14 cm²/V.s, SP = -0,9 V/dec, (ION/IOFF)P = 1,7 x 10´POT.6´ e VTN = 1,2V, µN = 28 cm²/V.s, SN = 1 V/dec, (ION/IOFF)N = 5 x 10´POT.7´) comprovam a viabilidade da utilização do processo HD-PECVD/TEOS para a deposição dos filmes de óxido de silício como isolante de porta em TFT's
- Imprenta:
- Data da defesa: 06.09.2002
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ABNT
VIANA, Carlos Eduardo. Estudo e desenvolvimento de uma tecnologia CMOS-TFT à baixa temperatura (< 600°C). 2002. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2002. . Acesso em: 18 abr. 2024. -
APA
Viana, C. E. (2002). Estudo e desenvolvimento de uma tecnologia CMOS-TFT à baixa temperatura (< 600°C) (Tese (Doutorado). Universidade de São Paulo, São Paulo. -
NLM
Viana CE. Estudo e desenvolvimento de uma tecnologia CMOS-TFT à baixa temperatura (< 600°C). 2002 ;[citado 2024 abr. 18 ] -
Vancouver
Viana CE. Estudo e desenvolvimento de uma tecnologia CMOS-TFT à baixa temperatura (< 600°C). 2002 ;[citado 2024 abr. 18 ]
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