Otimização da velocidade de circuitos síncronos CMOS sensíveis a borda do sinal de relógio (1999)
- Authors:
- USP affiliated authors: NOIJE, WILHELMUS ADRIANUS MARIA VAN - EP ; SOARES JUNIOR, JOAO NAVARRO - EP ; RUIZ, FERNANDO MARTINSON - EP
- Unidade: EP
- Assunto: CIRCUITOS ELETRÔNICOS
- Language: Português
- Imprenta:
- Source:
- Título do periódico: 7.SICUSP : resumos
- Conference titles: Simpósio de Iniciação Científica da Universidade de São Paulo
-
ABNT
RUIZ, Fernando Martinson e SOARES JUNIOR, João Navarro e VAN NOIJE, Wilhelmus Adrianus Maria. Otimização da velocidade de circuitos síncronos CMOS sensíveis a borda do sinal de relógio. 1999, Anais.. São Paulo: USP, 1999. . Acesso em: 19 abr. 2024. -
APA
Ruiz, F. M., Soares Junior, J. N., & Van Noije, W. A. M. (1999). Otimização da velocidade de circuitos síncronos CMOS sensíveis a borda do sinal de relógio. In 7.SICUSP : resumos. São Paulo: USP. -
NLM
Ruiz FM, Soares Junior JN, Van Noije WAM. Otimização da velocidade de circuitos síncronos CMOS sensíveis a borda do sinal de relógio. 7.SICUSP : resumos. 1999 ;[citado 2024 abr. 19 ] -
Vancouver
Ruiz FM, Soares Junior JN, Van Noije WAM. Otimização da velocidade de circuitos síncronos CMOS sensíveis a borda do sinal de relógio. 7.SICUSP : resumos. 1999 ;[citado 2024 abr. 19 ] - A 3.5 mW programmable high speed frequency divider for a 2.4 GHz CMOS frequency synthesizer
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