Projeto de um sintetizador de frequência multipadrão em tecnologia CMOS (2010)
- Autores:
- Autor USP: RIAÑO, FABIAN LEONARDO CABRERA - EP
- Unidade: EP
- Sigla do Departamento: PSI
- Assunto: CIRCUITOS INTEGRADOS MOS
- Idioma: Português
- Resumo: Nesta dissertação é apresentado o projeto de um sintetizador de frequência atingindo as especificações dos padrões de comunicação sem-fio GSM e Bluetooth. O sintetizador é baseado em um PLL (Phase Locked Loop) de arquitetura N-fracionário com modulador ΣΔ. No primeiro estágio do projeto do sintetizador é proposto um algoritmo para o plano de frequências, o qual considera a característica multipadrão do sintetizador. O projeto dos blocos que compõem o PLL (VCO, divisores de frequência, modulador ΣΔ, PFD e bomba de carga) é apresentado junto com o layout e algumas simulações. A programação geométrica é aplicada ao projeto do VCO. Finalmente, é proposta uma estratégia para o projeto do filtro atingindo as especificações do sintetizador de frequência. O circuito projetado foi fabricado no processo CMOS 0,35 mm da AMS (Austria Micro Systems). Todos os componentes do PLL foram integrados no chip incluindo o VCO e o filtro, e a área total foi de 0,9mm² incluindo os pads. O circuito projetado tem um baixo consumo de potência de 14mW usando uma tensão de alimentação de 3V. O ruído de fase medido foi -114dBc/Hz@400kHz no caso de GSM (FOUT=902,6MHz) e -121dBc/Hz@3MHz no caso de Bluetooth (FOUT=2,44GHz). A resposta transiente do PLL quando muda desde o primeiro até o último canal para cada padrão foi testada, o lock time medido em GSM foi de 208µs e 157µs em Bluetooth. O objetivo principal do funcionamento multipadrão, que é o uso compartilhado da maioria dos blocos por todos os padrões, foi atingido. As características de desempenho medidas mostram excelente concordância com os valores simulados, indicando o êxito das estratégias usadas no projeto, simulação e teste do sintetizador de frequência.Os resultados foram comparados com outros trabalhos publicados mostrando que o sintetizador projetado neste trabalho tem menor consumo de potência e pequena ocupação de área.
- Imprenta:
- Data da defesa: 17.09.2010
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ABNT
CABRERA RIAÑO, Fabián Leonardo. Projeto de um sintetizador de frequência multipadrão em tecnologia CMOS. 2010. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2010. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-03082016-093521/. Acesso em: 26 abr. 2024. -
APA
Cabrera Riaño, F. L. (2010). Projeto de um sintetizador de frequência multipadrão em tecnologia CMOS (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-03082016-093521/ -
NLM
Cabrera Riaño FL. Projeto de um sintetizador de frequência multipadrão em tecnologia CMOS [Internet]. 2010 ;[citado 2024 abr. 26 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-03082016-093521/ -
Vancouver
Cabrera Riaño FL. Projeto de um sintetizador de frequência multipadrão em tecnologia CMOS [Internet]. 2010 ;[citado 2024 abr. 26 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-03082016-093521/
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