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  • Artigo de periodico

    Bifurcation analysis for third-order phase-locked loops (2004)

    Monteiro, Luiz Henrique Alves ; Favaretto Filho, David Natal; Piqueira, José Roberto Castilho

    Fonte: IEEE Signal Processing Letters. Unidade: EP

    Assuntos: PROCESSAMENTO DE SINAIS, TELECOMUNICAÇÕES

    Acesso à fonteDOIComo citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      MONTEIRO, Luiz Henrique Alves e FAVARETTO FILHO, David Natal e PIQUEIRA, José Roberto Castilho. Bifurcation analysis for third-order phase-locked loops. IEEE Signal Processing Letters, v. 11, n. 5, p. 494-496, 2004Tradução . . Disponível em: https://doi.org/10.1109/lsp.2004.824064. Acesso em: 11 nov. 2025.

    • APA

      Monteiro, L. H. A., Favaretto Filho, D. N., & Piqueira, J. R. C. (2004). Bifurcation analysis for third-order phase-locked loops. IEEE Signal Processing Letters, 11( 5), 494-496. doi:10.1109/lsp.2004.824064

    • NLM

      Monteiro LHA, Favaretto Filho DN, Piqueira JRC. Bifurcation analysis for third-order phase-locked loops [Internet]. IEEE Signal Processing Letters. 2004 ; 11( 5): 494-496.[citado 2025 nov. 11 ] Available from: https://doi.org/10.1109/lsp.2004.824064

    • Vancouver

      Monteiro LHA, Favaretto Filho DN, Piqueira JRC. Bifurcation analysis for third-order phase-locked loops [Internet]. IEEE Signal Processing Letters. 2004 ; 11( 5): 494-496.[citado 2025 nov. 11 ] Available from: https://doi.org/10.1109/lsp.2004.824064

  • Artigo de periodico

    Synchronous state analysis for a master-slave clock distribution architecture (2003)

    Piqueira, José Roberto Castilho ; Vargas, Santos Andrés Castilho

    Fonte: WSEAS Transactions on Circuits and Systems,. Unidade: EP

    Assuntos: SISTEMAS DINÂMICOS, TELECOMUNICAÇÕES

    Como citar
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      PIQUEIRA, José Roberto Castilho e VARGAS, Santos Andrés Castilho. Synchronous state analysis for a master-slave clock distribution architecture. WSEAS Transactions on Circuits and Systems, v. 2, n. 2, p. 409-413, 2003Tradução . . Acesso em: 11 nov. 2025.

    • APA

      Piqueira, J. R. C., & Vargas, S. A. C. (2003). Synchronous state analysis for a master-slave clock distribution architecture. WSEAS Transactions on Circuits and Systems,, 2( 2), 409-413.

    • NLM

      Piqueira JRC, Vargas SAC. Synchronous state analysis for a master-slave clock distribution architecture. WSEAS Transactions on Circuits and Systems,. 2003 ; 2( 2): 409-413.[citado 2025 nov. 11 ]

    • Vancouver

      Piqueira JRC, Vargas SAC. Synchronous state analysis for a master-slave clock distribution architecture. WSEAS Transactions on Circuits and Systems,. 2003 ; 2( 2): 409-413.[citado 2025 nov. 11 ]
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