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Artigo de periodico
Memory aware design optimisation for high-level synthesis (2024)
Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei
Fonte: Journal of Signal Processing Systems. Unidade: ICMC
Assuntos: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, ARQUITETURA DE SOFTWARE
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ABNT
PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. Memory aware design optimisation for high-level synthesis. Journal of Signal Processing Systems, v. No 2024, n. 11, p. 651-671, 2024Tradução . . Disponível em: https://doi.org/10.1007/s11265-024-01938-3. Acesso em: 26 nov. 2025.
APA
Perina, A. B., Becker, J., & Bonato, V. (2024). Memory aware design optimisation for high-level synthesis. Journal of Signal Processing Systems, No 2024( 11), 651-671. doi:10.1007/s11265-024-01938-3
NLM
Perina AB, Becker J, Bonato V. Memory aware design optimisation for high-level synthesis [Internet]. Journal of Signal Processing Systems. 2024 ; No 2024( 11): 651-671.[citado 2025 nov. 26 ] Available from: https://doi.org/10.1007/s11265-024-01938-3
Vancouver
Perina AB, Becker J, Bonato V. Memory aware design optimisation for high-level synthesis [Internet]. Journal of Signal Processing Systems. 2024 ; No 2024( 11): 651-671.[citado 2025 nov. 26 ] Available from: https://doi.org/10.1007/s11265-024-01938-3
Tese (Doutorado)
Lina: a fast design optimisation tool for software-based FPGA programming (2022)
Perina, Andre Bannwart; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Assuntos: CIRCUITOS FPGA, ARQUITETURA DE SOFTWARE, C++ (LINGUAGEM DE PROGRAMAÇÃO), C (LINGUAGEM DE PROGRAMAÇÃO), MONTADORES E COMPILADORES
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ABNT
PERINA, Andre Bannwart. Lina: a fast design optimisation tool for software-based FPGA programming. 2022. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/. Acesso em: 26 nov. 2025.
APA
Perina, A. B. (2022). Lina: a fast design optimisation tool for software-based FPGA programming (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
NLM
Perina AB. Lina: a fast design optimisation tool for software-based FPGA programming [Internet]. 2022 ;[citado 2025 nov. 26 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
Vancouver
Perina AB. Lina: a fast design optimisation tool for software-based FPGA programming [Internet]. 2022 ;[citado 2025 nov. 26 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/
Artigo de periodico
Fast resource and timing aware design optimisation for high-level synthesis (2021)
Perina, André Bannwart ; Silitonga, Arthur ; Becker, Jürgen ; Bonato, Vanderlei
Fonte: IEEE Transactions on Computers. Unidade: ICMC
Assuntos: HARDWARE, ANÁLISE DE DESEMPENHO
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ABNT
PERINA, André Bannwart et al. Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, v. 70, n. 12, p. 2070-2082, 2021Tradução . . Disponível em: https://doi.org/10.1109/TC.2021.3112260. Acesso em: 26 nov. 2025.
APA
Perina, A. B., Silitonga, A., Becker, J., & Bonato, V. (2021). Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, 70( 12), 2070-2082. doi:10.1109/TC.2021.3112260
NLM
Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2025 nov. 26 ] Available from: https://doi.org/10.1109/TC.2021.3112260
Vancouver
Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2025 nov. 26 ] Available from: https://doi.org/10.1109/TC.2021.3112260
Trabalho de evento-resumo
Lina: timing-constrained high-level synthesis performance estimator for fast DSE (2019)
Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei
Fonte: Proceedings. Nome do evento: International Conference on Field-Programmable Technology - ICFPT. Unidade: ICMC
Assuntos: CIRCUITOS FPGA, BENCHMARKS
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ABNT
PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. Lina: timing-constrained high-level synthesis performance estimator for fast DSE. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICFPT47387.2019.00063. Acesso em: 26 nov. 2025.
APA
Perina, A. B., Becker, J., & Bonato, V. (2019). Lina: timing-constrained high-level synthesis performance estimator for fast DSE. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICFPT47387.2019.00063
NLM
Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;[citado 2025 nov. 26 ] Available from: https://doi.org/10.1109/ICFPT47387.2019.00063
Vancouver
Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;[citado 2025 nov. 26 ] Available from: https://doi.org/10.1109/ICFPT47387.2019.00063
Trabalho de evento-resumo
ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis (2019)
Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei
Fonte: Proceedings. Nome do evento: IEEE International Conference on Electronics, Circuits and Systems - ICECS. Unidade: ICMC
Assuntos: COMPUTAÇÃO RECONFIGURÁVEL, HARDWARE, MICROPROGRAMAÇÃO
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICECS46596.2019.8964669. Acesso em: 26 nov. 2025.
APA
Perina, A. B., Becker, J., & Bonato, V. (2019). ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICECS46596.2019.8964669
NLM
Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2025 nov. 26 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669
Vancouver
Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2025 nov. 26 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669
Trabalho de evento
Mapping estimator for OpenCL heterogeneous accelerators (2018)
Perina, André Bannwart ; Bonato, Vanderlei
Fonte: Proceedings. Nome do evento: International Conference on Field-Programmable Technology - FPT. Unidade: ICMC
Assuntos: APRENDIZADO COMPUTACIONAL, EFICIÊNCIA ENERGÉTICA, ESTATÍSTICA COMPUTACIONAL
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PERINA, André Bannwart e BONATO, Vanderlei. Mapping estimator for OpenCL heterogeneous accelerators. 2018, Anais.. Piscataway: IEEE, 2018. Disponível em: https://doi.org/10.1109/FPT.2018.00057. Acesso em: 26 nov. 2025.
APA
Perina, A. B., & Bonato, V. (2018). Mapping estimator for OpenCL heterogeneous accelerators. In Proceedings. Piscataway: IEEE. doi:10.1109/FPT.2018.00057
NLM
Perina AB, Bonato V. Mapping estimator for OpenCL heterogeneous accelerators [Internet]. Proceedings. 2018 ;[citado 2025 nov. 26 ] Available from: https://doi.org/10.1109/FPT.2018.00057
Vancouver
Perina AB, Bonato V. Mapping estimator for OpenCL heterogeneous accelerators [Internet]. Proceedings. 2018 ;[citado 2025 nov. 26 ] Available from: https://doi.org/10.1109/FPT.2018.00057

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