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Artigo de periodico
A computational pipeline elucidating functions of conserved hypothetical Trypanosoma cruzi proteins based on public proteomic data (2024)
Macedo-da-Silva, Janaina ; Mule, Simon Ngao ; Rosa-Fernandes, Livia ; Palmisano, Giuseppe
Source: Advances in Protein Chemistry and Structural. Unidade: ICB
Subjects: PARASITOLOGIA, DOENÇA DE CHAGAS, PROTEÔMICA, TRYPANOSOMA CRUZI, PROTEÍNAS, HARDWARE
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ABNT
MACEDO-DA-SILVA, Janaina et al. A computational pipeline elucidating functions of conserved hypothetical Trypanosoma cruzi proteins based on public proteomic data. Advances in Protein Chemistry and Structural, p. 401-428, 2024Tradução . . Disponível em: https://doi.org/10.1016/bs.apcsb.2023.07.002. Acesso em: 03 nov. 2024.
APA
Macedo-da-Silva, J., Mule, S. N., Rosa-Fernandes, L., & Palmisano, G. (2024). A computational pipeline elucidating functions of conserved hypothetical Trypanosoma cruzi proteins based on public proteomic data. Advances in Protein Chemistry and Structural, 401-428. doi:10.1016/bs.apcsb.2023.07.002
NLM
Macedo-da-Silva J, Mule SN, Rosa-Fernandes L, Palmisano G. A computational pipeline elucidating functions of conserved hypothetical Trypanosoma cruzi proteins based on public proteomic data [Internet]. Advances in Protein Chemistry and Structural. 2024 ; 401-428.[citado 2024 nov. 03 ] Available from: https://doi.org/10.1016/bs.apcsb.2023.07.002
Vancouver
Macedo-da-Silva J, Mule SN, Rosa-Fernandes L, Palmisano G. A computational pipeline elucidating functions of conserved hypothetical Trypanosoma cruzi proteins based on public proteomic data [Internet]. Advances in Protein Chemistry and Structural. 2024 ; 401-428.[citado 2024 nov. 03 ] Available from: https://doi.org/10.1016/bs.apcsb.2023.07.002
Tese (Doutorado)
Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs (2023)
Souza Junior, Carlos Alberto Oliveira de ; Diniz, Pedro Nuno Cruz (coorient); Marques, Eduardo (Orientador)
Unidade: ICMC
Subjects: HARDWARE, CIRCUITOS FPGA, EQUAÇÕES DIFERENCIAIS ORDINÁRIAS
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ABNT
SOUZA JUNIOR, Carlos Alberto Oliveira de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs. 2023. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2023. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/. Acesso em: 03 nov. 2024.
APA
Souza Junior, C. A. O. de. (2023). Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/
NLM
Souza Junior CAO de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs [Internet]. 2023 ;[citado 2024 nov. 03 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/
Vancouver
Souza Junior CAO de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs [Internet]. 2023 ;[citado 2024 nov. 03 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/
Artigo de periodico
A FAST hardware decoder optimized for template features to obtain order book Data in low latency (2023)
Oliveira, Caio C. S ; Bonato, Vanderlei
Source: Journal of Signal Processing Systems. Unidades: ICMC, EESC
Subjects: HARDWARE, ANÁLISE DE DADOS
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ABNT
OLIVEIRA, Caio C. S e BONATO, Vanderlei. A FAST hardware decoder optimized for template features to obtain order book Data in low latency. Journal of Signal Processing Systems, v. 95, p. 559-567, 2023Tradução . . Disponível em: https://doi.org/10.1007/s11265-023-01850-2. Acesso em: 03 nov. 2024.
APA
Oliveira, C. C. S., & Bonato, V. (2023). A FAST hardware decoder optimized for template features to obtain order book Data in low latency. Journal of Signal Processing Systems, 95, 559-567. doi:10.1007/s11265-023-01850-2
NLM
Oliveira CCS, Bonato V. A FAST hardware decoder optimized for template features to obtain order book Data in low latency [Internet]. Journal of Signal Processing Systems. 2023 ; 95 559-567.[citado 2024 nov. 03 ] Available from: https://doi.org/10.1007/s11265-023-01850-2
Vancouver
Oliveira CCS, Bonato V. A FAST hardware decoder optimized for template features to obtain order book Data in low latency [Internet]. Journal of Signal Processing Systems. 2023 ; 95 559-567.[citado 2024 nov. 03 ] Available from: https://doi.org/10.1007/s11265-023-01850-2
Trabalho de evento-anais periodico
Product development process for complex hardware-based solutions: current trends (2023)
Romeral, Pedro Antonio de Albuquerque Felizola ; Zancul, Eduardo de Senzi ; Nakano, Davi Noboru
Source: Procedia CIRP. Conference titles: CIRP Design Conference 2023. Unidade: EP
Subjects: DESENVOLVIMENTO DE PRODUTOS, HARDWARE, SERVIÇOS, DESIGN, REVISÃO SISTEMÁTICA
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ABNT
ROMERAL, Pedro Antonio de Albuquerque Felizola e ZANCUL, Eduardo de Senzi e NAKANO, Davi Noboru. Product development process for complex hardware-based solutions: current trends. Procedia CIRP. Amsterdam: Escola Politécnica, Universidade de São Paulo. Disponível em: https://doi.org/10.1016/j.procir.2023.03.133. Acesso em: 03 nov. 2024. , 2023
APA
Romeral, P. A. de A. F., Zancul, E. de S., & Nakano, D. N. (2023). Product development process for complex hardware-based solutions: current trends. Procedia CIRP. Amsterdam: Escola Politécnica, Universidade de São Paulo. doi:10.1016/j.procir.2023.03.133
NLM
Romeral PA de AF, Zancul E de S, Nakano DN. Product development process for complex hardware-based solutions: current trends [Internet]. Procedia CIRP. 2023 ; 119 885-890.[citado 2024 nov. 03 ] Available from: https://doi.org/10.1016/j.procir.2023.03.133
Vancouver
Romeral PA de AF, Zancul E de S, Nakano DN. Product development process for complex hardware-based solutions: current trends [Internet]. Procedia CIRP. 2023 ; 119 885-890.[citado 2024 nov. 03 ] Available from: https://doi.org/10.1016/j.procir.2023.03.133
Parte de monografia/livro
Computação: ciência, engenharia e arte (2022)
Medeiros, Claudia Maria Bauzer ; Carvalho, André Carlos Ponce de Leon Ferreira de ; Nakaya, Helder Takashi Imoto ; Romano, João Marcos Travassos; Zuffo, Marcelo Knörich ; Almeida, Virgilio Augusto Fernandes
Source: FAPESP 60 anos : a ciência no desenvolvimento nacional. Unidades: ICMC, EP
Subjects: COMPUTAÇÃO APLICADA, BIG DATA, CIDADES INTELIGENTES, BIOINFORMÁTICA, ALGORITMOS E ESTRUTURAS DE DADOS, HARDWARE
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ABNT
MEDEIROS, Claudia Maria Bauzer et al. Computação: ciência, engenharia e arte. FAPESP 60 anos : a ciência no desenvolvimento nacional. Tradução . São Carlos: Cubo, 2022. . Disponível em: https://doi.org/10.4322/978-65-86819-27-4.1000005. Acesso em: 03 nov. 2024.
APA
Medeiros, C. M. B., Carvalho, A. C. P. de L. F. de, Nakaya, H. T. I., Romano, J. M. T., Zuffo, M. K., & Almeida, V. A. F. (2022). Computação: ciência, engenharia e arte. In FAPESP 60 anos : a ciência no desenvolvimento nacional. São Carlos: Cubo. doi:10.4322/978-65-86819-27-4.1000005
NLM
Medeiros CMB, Carvalho ACP de LF de, Nakaya HTI, Romano JMT, Zuffo MK, Almeida VAF. Computação: ciência, engenharia e arte [Internet]. In: FAPESP 60 anos : a ciência no desenvolvimento nacional. São Carlos: Cubo; 2022. [citado 2024 nov. 03 ] Available from: https://doi.org/10.4322/978-65-86819-27-4.1000005
Vancouver
Medeiros CMB, Carvalho ACP de LF de, Nakaya HTI, Romano JMT, Zuffo MK, Almeida VAF. Computação: ciência, engenharia e arte [Internet]. In: FAPESP 60 anos : a ciência no desenvolvimento nacional. São Carlos: Cubo; 2022. [citado 2024 nov. 03 ] Available from: https://doi.org/10.4322/978-65-86819-27-4.1000005
Artigo de periodico
Class-specific early exit design methodology for convolutional neural networks (2021)
Bonato, Vanderlei ; Bouganis, Christos-Savvas
Source: Applied Soft Computing Journal. Unidade: ICMC
Subjects: HARDWARE, INFERÊNCIA, CONSUMO DE ENERGIA ELÉTRICA
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ABNT
BONATO, Vanderlei e BOUGANIS, Christos-Savvas. Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, v. 107, p. 1-12, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.asoc.2021.107316. Acesso em: 03 nov. 2024.
APA
Bonato, V., & Bouganis, C. -S. (2021). Class-specific early exit design methodology for convolutional neural networks. Applied Soft Computing Journal, 107, 1-12. doi:10.1016/j.asoc.2021.107316
NLM
Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.[citado 2024 nov. 03 ] Available from: https://doi.org/10.1016/j.asoc.2021.107316
Vancouver
Bonato V, Bouganis C-S. Class-specific early exit design methodology for convolutional neural networks [Internet]. Applied Soft Computing Journal. 2021 ; 107 1-12.[citado 2024 nov. 03 ] Available from: https://doi.org/10.1016/j.asoc.2021.107316
Artigo de periodico
Fast resource and timing aware design optimisation for high-level synthesis (2021)
Perina, André Bannwart ; Silitonga, Arthur ; Becker, Jürgen ; Bonato, Vanderlei
Source: IEEE Transactions on Computers. Unidade: ICMC
Subjects: HARDWARE, ANÁLISE DE DESEMPENHO
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ABNT
PERINA, André Bannwart et al. Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, v. 70, n. 12, p. 2070-2082, 2021Tradução . . Disponível em: https://doi.org/10.1109/TC.2021.3112260. Acesso em: 03 nov. 2024.
APA
Perina, A. B., Silitonga, A., Becker, J., & Bonato, V. (2021). Fast resource and timing aware design optimisation for high-level synthesis. IEEE Transactions on Computers, 70( 12), 2070-2082. doi:10.1109/TC.2021.3112260
NLM
Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2024 nov. 03 ] Available from: https://doi.org/10.1109/TC.2021.3112260
Vancouver
Perina AB, Silitonga A, Becker J, Bonato V. Fast resource and timing aware design optimisation for high-level synthesis [Internet]. IEEE Transactions on Computers. 2021 ; 70( 12): 2070-2082.[citado 2024 nov. 03 ] Available from: https://doi.org/10.1109/TC.2021.3112260
Dissertação (Mestrado)
Desenvolvimento de um Hardware in the Loop (HiL) de um sistema de frenagem com ABS hidráulico (2021)
Silva, Nouriandres Liborio; Laganá, Armando Antonio Maria (Orientador)
Unidade: EP
Subjects: FRENAGEM, HARDWARE
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ABNT
SILVA, Nouriandres Liborio. Desenvolvimento de um Hardware in the Loop (HiL) de um sistema de frenagem com ABS hidráulico. 2021. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2021. Disponível em: https://www.teses.usp.br/teses/disponiveis/3/3142/tde-25102021-150656/. Acesso em: 03 nov. 2024.
APA
Silva, N. L. (2021). Desenvolvimento de um Hardware in the Loop (HiL) de um sistema de frenagem com ABS hidráulico (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de https://www.teses.usp.br/teses/disponiveis/3/3142/tde-25102021-150656/
NLM
Silva NL. Desenvolvimento de um Hardware in the Loop (HiL) de um sistema de frenagem com ABS hidráulico [Internet]. 2021 ;[citado 2024 nov. 03 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3142/tde-25102021-150656/
Vancouver
Silva NL. Desenvolvimento de um Hardware in the Loop (HiL) de um sistema de frenagem com ABS hidráulico [Internet]. 2021 ;[citado 2024 nov. 03 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3142/tde-25102021-150656/
Artigo de periodico
Non-iterative SDC modulo scheduling for high-level synthesis (2021)
Rosa, Leandro de Souza ; Bouganis, Christos-Savvas ; Bonato, Vanderlei
Source: Microprocessors and Microsystems. Unidade: ICMC
Subjects: LAÇOS, HARDWARE, TEMPO
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, v. 86, p. 1-13, 2021Tradução . . Disponível em: https://doi.org/10.1016/j.micpro.2021.104334. Acesso em: 03 nov. 2024.
APA
Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2021). Non-iterative SDC modulo scheduling for high-level synthesis. Microprocessors and Microsystems, 86, 1-13. doi:10.1016/j.micpro.2021.104334
NLM
Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2024 nov. 03 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334
Vancouver
Rosa L de S, Bouganis C-S, Bonato V. Non-iterative SDC modulo scheduling for high-level synthesis [Internet]. Microprocessors and Microsystems. 2021 ; 86 1-13.[citado 2024 nov. 03 ] Available from: https://doi.org/10.1016/j.micpro.2021.104334
Dissertação (Mestrado)
Technology theory in international relations: software, hardware, and the problem-solving human (2020)
Hazan, Bernardo Futuro Rodrigues; Guimarães, Feliciano de Sá (Orientador)
Unidade: IRI
Subjects: TECNOLOGIA, RELAÇÕES INTERNACIONAIS, SOFTWARES, HARDWARE, ONTOLOGIA, APRENDIZAGEM, PÓS-MODERNISMO, CONSTRUTIVISMO (EDUCAÇÃO)
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
HAZAN, Bernardo Futuro Rodrigues. Technology theory in international relations: software, hardware, and the problem-solving human. 2020. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2020. Disponível em: https://www.teses.usp.br/teses/disponiveis/101/101131/tde-19082020-094559/. Acesso em: 03 nov. 2024.
APA
Hazan, B. F. R. (2020). Technology theory in international relations: software, hardware, and the problem-solving human (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de https://www.teses.usp.br/teses/disponiveis/101/101131/tde-19082020-094559/
NLM
Hazan BFR. Technology theory in international relations: software, hardware, and the problem-solving human [Internet]. 2020 ;[citado 2024 nov. 03 ] Available from: https://www.teses.usp.br/teses/disponiveis/101/101131/tde-19082020-094559/
Vancouver
Hazan BFR. Technology theory in international relations: software, hardware, and the problem-solving human [Internet]. 2020 ;[citado 2024 nov. 03 ] Available from: https://www.teses.usp.br/teses/disponiveis/101/101131/tde-19082020-094559/
Artigo de periodico
Exploration of FPGA-based hardware designs for QR decomposition for solving stiff ODE numerical methods using the HARP hybrid architecture (2020)
Souza Junior, Carlos Alberto Oliveira de ; Bispo, João ; Cardoso, João Manuel Paiva ; Diniz, Pedro C; Marques, Eduardo
Source: Electronics. Unidade: ICMC
Subjects: EQUAÇÕES DIFERENCIAIS ORDINÁRIAS, HARDWARE
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SOUZA JUNIOR, Carlos Alberto Oliveira de et al. Exploration of FPGA-based hardware designs for QR decomposition for solving stiff ODE numerical methods using the HARP hybrid architecture. Electronics, v. 9, n. 5, p. 1-14, 2020Tradução . . Disponível em: https://doi.org/10.3390/electronics9050843. Acesso em: 03 nov. 2024.
APA
Souza Junior, C. A. O. de, Bispo, J., Cardoso, J. M. P., Diniz, P. C., & Marques, E. (2020). Exploration of FPGA-based hardware designs for QR decomposition for solving stiff ODE numerical methods using the HARP hybrid architecture. Electronics, 9( 5), 1-14. doi:10.3390/electronics9050843
NLM
Souza Junior CAO de, Bispo J, Cardoso JMP, Diniz PC, Marques E. Exploration of FPGA-based hardware designs for QR decomposition for solving stiff ODE numerical methods using the HARP hybrid architecture [Internet]. Electronics. 2020 ; 9( 5): 1-14.[citado 2024 nov. 03 ] Available from: https://doi.org/10.3390/electronics9050843
Vancouver
Souza Junior CAO de, Bispo J, Cardoso JMP, Diniz PC, Marques E. Exploration of FPGA-based hardware designs for QR decomposition for solving stiff ODE numerical methods using the HARP hybrid architecture [Internet]. Electronics. 2020 ; 9( 5): 1-14.[citado 2024 nov. 03 ] Available from: https://doi.org/10.3390/electronics9050843
Artigo de periodico
Operation of the ATLAS trigger system in Run 2 (2020)
Aad, G; Donadelli, Marisilvia ; Leite, Marco Aurelio Lisboa
Source: Journal of Instrumentation. Unidade: IF
Subjects: SOFTWARES, HARDWARE
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
AAD, G e DONADELLI, Marisilvia e LEITE, Marco Aurelio Lisboa. Operation of the ATLAS trigger system in Run 2. Journal of Instrumentation, v. 15, 2020Tradução . . Disponível em: https://doi.org/10.1088/1748-0221/15/10/P10004. Acesso em: 03 nov. 2024.
APA
Aad, G., Donadelli, M., & Leite, M. A. L. (2020). Operation of the ATLAS trigger system in Run 2. Journal of Instrumentation, 15. doi:10.1088/1748-0221/15/10/P10004
NLM
Aad G, Donadelli M, Leite MAL. Operation of the ATLAS trigger system in Run 2 [Internet]. Journal of Instrumentation. 2020 ; 15[citado 2024 nov. 03 ] Available from: https://doi.org/10.1088/1748-0221/15/10/P10004
Vancouver
Aad G, Donadelli M, Leite MAL. Operation of the ATLAS trigger system in Run 2 [Internet]. Journal of Instrumentation. 2020 ; 15[citado 2024 nov. 03 ] Available from: https://doi.org/10.1088/1748-0221/15/10/P10004
Trabalho de evento
An action research on how we developed a hardware startup in the healthcare sector in Brazil (2019)
Costa Filho, Edson Renel da; Pedroso, Marcelo Caldeira
Source: Anais. Conference titles: Seminários em Administração - SEMEAD. Unidade: FEA
Subjects: PESQUISA-AÇÃO, HARDWARE, MODELO DE NEGÓCIO, ASSISTÊNCIA À SAÚDE
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
COSTA FILHO, Edson Renel da e PEDROSO, Marcelo Caldeira. An action research on how we developed a hardware startup in the healthcare sector in Brazil. 2019, Anais.. São Paulo: EAD/FEA/USP, 2019. Disponível em: http://login.semead.com.br/22semead/anais/arquivos/606.pdf. Acesso em: 03 nov. 2024.
APA
Costa Filho, E. R. da, & Pedroso, M. C. (2019). An action research on how we developed a hardware startup in the healthcare sector in Brazil. In Anais. São Paulo: EAD/FEA/USP. Recuperado de http://login.semead.com.br/22semead/anais/arquivos/606.pdf
NLM
Costa Filho ER da, Pedroso MC. An action research on how we developed a hardware startup in the healthcare sector in Brazil [Internet]. Anais. 2019 ;[citado 2024 nov. 03 ] Available from: http://login.semead.com.br/22semead/anais/arquivos/606.pdf
Vancouver
Costa Filho ER da, Pedroso MC. An action research on how we developed a hardware startup in the healthcare sector in Brazil [Internet]. Anais. 2019 ;[citado 2024 nov. 03 ] Available from: http://login.semead.com.br/22semead/anais/arquivos/606.pdf
Tese (Doutorado)
Fast Code Exploration for Pipeline Processing in FPGA Accelerators (2019)
Rosa, Leandro de Souza; Bonato, Vanderlei (Orientador)
Unidade: ICMC
Subjects: CIRCUITOS FPGA, HARDWARE, COMPUTAÇÃO RECONFIGURÁVEL
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROSA, Leandro de Souza. Fast Code Exploration for Pipeline Processing in FPGA Accelerators. 2019. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2019. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/. Acesso em: 03 nov. 2024.
APA
Rosa, L. de S. (2019). Fast Code Exploration for Pipeline Processing in FPGA Accelerators (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
NLM
Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2024 nov. 03 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
Vancouver
Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2024 nov. 03 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/
Trabalho de evento
Low-cost hardware in the loop implementation of a boost converter (2019)
Castro, Daniel S.; Magossi, Rafael Fernando Quirino; Bastos, Renan Fernandes; Oliveira, Vilma Alves de ; Machado, Ricardo Quadros
Source: Proceedings. Conference titles: European Control Conference - ECC. Unidade: EESC
Subjects: CONVERSORES ELÉTRICOS, HARDWARE, ENGENHARIA ELÉTRICA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
CASTRO, Daniel S. et al. Low-cost hardware in the loop implementation of a boost converter. 2019, Anais.. Piscataway, NJ, USA: Escola de Engenharia de São Carlos, Universidade de São Paulo, 2019. . Acesso em: 03 nov. 2024.
APA
Castro, D. S., Magossi, R. F. Q., Bastos, R. F., Oliveira, V. A. de, & Machado, R. Q. (2019). Low-cost hardware in the loop implementation of a boost converter. In Proceedings. Piscataway, NJ, USA: Escola de Engenharia de São Carlos, Universidade de São Paulo.
NLM
Castro DS, Magossi RFQ, Bastos RF, Oliveira VA de, Machado RQ. Low-cost hardware in the loop implementation of a boost converter. Proceedings. 2019 ;[citado 2024 nov. 03 ]
Vancouver
Castro DS, Magossi RFQ, Bastos RF, Oliveira VA de, Machado RQ. Low-cost hardware in the loop implementation of a boost converter. Proceedings. 2019 ;[citado 2024 nov. 03 ]
Trabalho de evento-resumo
ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis (2019)
Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei
Source: Proceedings. Conference titles: IEEE International Conference on Electronics, Circuits and Systems - ICECS. Unidade: ICMC
Subjects: COMPUTAÇÃO RECONFIGURÁVEL, HARDWARE, MICROPROGRAMAÇÃO
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICECS46596.2019.8964669. Acesso em: 03 nov. 2024.
APA
Perina, A. B., Becker, J., & Bonato, V. (2019). ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICECS46596.2019.8964669
NLM
Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2024 nov. 03 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669
Vancouver
Perina AB, Becker J, Bonato V. ProfCounter: line-level cycle counter for Xilinx OpenCL high-level synthesis [Internet]. Proceedings. 2019 ;[citado 2024 nov. 03 ] Available from: https://doi.org/10.1109/ICECS46596.2019.8964669
Trabalho de evento
Scaling up loop pipelining for high-level synthesis: a non-iterative approach (2018)
Rosa, Leandro de Souza ; Bonato, Vanderlei ; Bouganis, Christos-Savvas
Source: Proceedings. Conference titles: International Conference on Field-Programmable Technology - FPT. Unidade: ICMC
Subjects: HARDWARE, ANÁLISE DE DESEMPENHO
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROSA, Leandro de Souza e BONATO, Vanderlei e BOUGANIS, Christos-Savvas. Scaling up loop pipelining for high-level synthesis: a non-iterative approach. 2018, Anais.. Piscataway: IEEE, 2018. Disponível em: https://doi.org/10.1109/FPT.2018.00020. Acesso em: 03 nov. 2024.
APA
Rosa, L. de S., Bonato, V., & Bouganis, C. -S. (2018). Scaling up loop pipelining for high-level synthesis: a non-iterative approach. In Proceedings. Piscataway: IEEE. doi:10.1109/FPT.2018.00020
NLM
Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;[citado 2024 nov. 03 ] Available from: https://doi.org/10.1109/FPT.2018.00020
Vancouver
Rosa L de S, Bonato V, Bouganis C-S. Scaling up loop pipelining for high-level synthesis: a non-iterative approach [Internet]. Proceedings. 2018 ;[citado 2024 nov. 03 ] Available from: https://doi.org/10.1109/FPT.2018.00020
Trabalho de evento
Autotuning high-level synthesis for FPGAs using OpenTuner and LegUp (2018)
Bruel, Pedro; Goldman, Alfredo ; Chalamalasetti, Sai Rahul; Milojicic, Dejan
Source: Proceedings. Conference titles: International Conference on Reconfigurable Computing and FPGAs - ReConFig. Unidade: IME
Subjects: PROGRAMAÇÃO LÓGICA, HARDWARE
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
BRUEL, Pedro et al. Autotuning high-level synthesis for FPGAs using OpenTuner and LegUp. 2018, Anais.. Piscataway: IEEE, 2018. Disponível em: https://doi.org/10.1109/RECONFIG.2017.8279778. Acesso em: 03 nov. 2024.
APA
Bruel, P., Goldman, A., Chalamalasetti, S. R., & Milojicic, D. (2018). Autotuning high-level synthesis for FPGAs using OpenTuner and LegUp. In Proceedings. Piscataway: IEEE. doi:10.1109/RECONFIG.2017.8279778
NLM
Bruel P, Goldman A, Chalamalasetti SR, Milojicic D. Autotuning high-level synthesis for FPGAs using OpenTuner and LegUp [Internet]. Proceedings. 2018 ;[citado 2024 nov. 03 ] Available from: https://doi.org/10.1109/RECONFIG.2017.8279778
Vancouver
Bruel P, Goldman A, Chalamalasetti SR, Milojicic D. Autotuning high-level synthesis for FPGAs using OpenTuner and LegUp [Internet]. Proceedings. 2018 ;[citado 2024 nov. 03 ] Available from: https://doi.org/10.1109/RECONFIG.2017.8279778
Trabalho de evento
A flexible instruction set architecture filter for custom soft-core processors (2018)
Silva, Erinaldo Pereira; Souza Junior, Carlos Alberto Oliveira de; Melo, Thadeu Antonio Ferreira de; Marques, Eduardo
Source: Anais. Conference titles: Workshop em Computação Heterogênea - WCH. Unidade: ICMC
Subjects: HARDWARE, ANÁLISE DE DESEMPENHO, COMPUTAÇÃO RECONFIGURÁVEL, SISTEMAS EMBUTIDOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
SILVA, Erinaldo Pereira et al. A flexible instruction set architecture filter for custom soft-core processors. 2018, Anais.. Porto Alegre: SBC, 2018. Disponível em: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf. Acesso em: 03 nov. 2024.
APA
Silva, E. P., Souza Junior, C. A. O. de, Melo, T. A. F. de, & Marques, E. (2018). A flexible instruction set architecture filter for custom soft-core processors. In Anais. Porto Alegre: SBC. Recuperado de http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
NLM
Silva EP, Souza Junior CAO de, Melo TAF de, Marques E. A flexible instruction set architecture filter for custom soft-core processors [Internet]. Anais. 2018 ;[citado 2024 nov. 03 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
Vancouver
Silva EP, Souza Junior CAO de, Melo TAF de, Marques E. A flexible instruction set architecture filter for custom soft-core processors [Internet]. Anais. 2018 ;[citado 2024 nov. 03 ] Available from: http://www2.sbc.org.br/wscad/current/anais/main-wscad-wch.pdf
Dissertação (Mestrado)
Hardware design and performance analysis for cryptographic sponge BlaMka (2017)
Rossetti, Jonatas Faria; Ruggiero, Wilson Vicente (Orientador)
Unidade: EP
Subjects: HARDWARE, ANÁLISE DE DESEMPENHO, CRIPTOLOGIA
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
ROSSETTI, Jonatas Faria. Hardware design and performance analysis for cryptographic sponge BlaMka. 2017. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-10082017-134824/. Acesso em: 03 nov. 2024.
APA
Rossetti, J. F. (2017). Hardware design and performance analysis for cryptographic sponge BlaMka (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3141/tde-10082017-134824/
NLM
Rossetti JF. Hardware design and performance analysis for cryptographic sponge BlaMka [Internet]. 2017 ;[citado 2024 nov. 03 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-10082017-134824/
Vancouver
Rossetti JF. Hardware design and performance analysis for cryptographic sponge BlaMka [Internet]. 2017 ;[citado 2024 nov. 03 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3141/tde-10082017-134824/

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