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  • Artigo de periodico

    Open-source FPGA implementation of an I3C controller (2025)

    Marques, Jorge André Gastmaier ; Arpadi, Sergiu; Luppe, Maximiliam

    Source: Chips. Unidade: EESC

    Subjects: CIRCUITOS FPGA, ENGENHARIA ELÉTRICA

    Versão PublicadaAcesso à fonteDOIHow to cite
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    • ABNT

      MARQUES, Jorge André Gastmaier e ARPADI, Sergiu e LUPPE, Maximiliam. Open-source FPGA implementation of an I3C controller. Chips, v. 4, n. 6, p. 1-16, 2025Tradução . . Disponível em: http://dx.doi.org/10.3390/chips4010006. Acesso em: 24 nov. 2025.

    • APA

      Marques, J. A. G., Arpadi, S., & Luppe, M. (2025). Open-source FPGA implementation of an I3C controller. Chips, 4( 6), 1-16. doi:10.3390/chips4010006

    • NLM

      Marques JAG, Arpadi S, Luppe M. Open-source FPGA implementation of an I3C controller [Internet]. Chips. 2025 ; 4( 6): 1-16.[citado 2025 nov. 24 ] Available from: http://dx.doi.org/10.3390/chips4010006

    • Vancouver

      Marques JAG, Arpadi S, Luppe M. Open-source FPGA implementation of an I3C controller [Internet]. Chips. 2025 ; 4( 6): 1-16.[citado 2025 nov. 24 ] Available from: http://dx.doi.org/10.3390/chips4010006

  • Artigo de periodico

    Memory aware design optimisation for high-level synthesis (2024)

    Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei

    Source: Journal of Signal Processing Systems. Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, ARQUITETURA DE SOFTWARE

    Disponível em 2026-01-01Acesso à fonteDOIHow to cite
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    • ABNT

      PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. Memory aware design optimisation for high-level synthesis. Journal of Signal Processing Systems, v. No 2024, n. 11, p. 651-671, 2024Tradução . . Disponível em: https://doi.org/10.1007/s11265-024-01938-3. Acesso em: 24 nov. 2025.

    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2024). Memory aware design optimisation for high-level synthesis. Journal of Signal Processing Systems, No 2024( 11), 651-671. doi:10.1007/s11265-024-01938-3

    • NLM

      Perina AB, Becker J, Bonato V. Memory aware design optimisation for high-level synthesis [Internet]. Journal of Signal Processing Systems. 2024 ; No 2024( 11): 651-671.[citado 2025 nov. 24 ] Available from: https://doi.org/10.1007/s11265-024-01938-3

    • Vancouver

      Perina AB, Becker J, Bonato V. Memory aware design optimisation for high-level synthesis [Internet]. Journal of Signal Processing Systems. 2024 ; No 2024( 11): 651-671.[citado 2025 nov. 24 ] Available from: https://doi.org/10.1007/s11265-024-01938-3

  • Artigo de periodico

    Design and evaluation of open-source soft-core processors (2024)

    Gazziro, Mario; Assumpção Júnior, Jecel Mattos de; Ando Junior, Oswaldo Hideo; Cavallari, Marco Roberto ; Carmo, João Paulo Pereira do

    Source: Electronics. Unidade: EESC

    Subjects: CIRCUITOS FPGA, ENGENHARIA ELÉTRICA

    Versão PublicadaAcesso à fonteDOIHow to cite
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    • ABNT

      GAZZIRO, Mario et al. Design and evaluation of open-source soft-core processors. Electronics, v. 13, n. 4, p. 1-20, 2024Tradução . . Disponível em: https://dx.doi.org/10.3390/electronics13040781. Acesso em: 24 nov. 2025.

    • APA

      Gazziro, M., Assumpção Júnior, J. M. de, Ando Junior, O. H., Cavallari, M. R., & Carmo, J. P. P. do. (2024). Design and evaluation of open-source soft-core processors. Electronics, 13( 4), 1-20. doi:10.3390/electronics13040781

    • NLM

      Gazziro M, Assumpção Júnior JM de, Ando Junior OH, Cavallari MR, Carmo JPP do. Design and evaluation of open-source soft-core processors [Internet]. Electronics. 2024 ; 13( 4): 1-20.[citado 2025 nov. 24 ] Available from: https://dx.doi.org/10.3390/electronics13040781

    • Vancouver

      Gazziro M, Assumpção Júnior JM de, Ando Junior OH, Cavallari MR, Carmo JPP do. Design and evaluation of open-source soft-core processors [Internet]. Electronics. 2024 ; 13( 4): 1-20.[citado 2025 nov. 24 ] Available from: https://dx.doi.org/10.3390/electronics13040781

  • Tese (Doutorado)

    Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs (2023)

    Souza Junior, Carlos Alberto Oliveira de ; Diniz, Pedro Nuno Cruz (coorient); Marques, Eduardo (Orientador)

    Unidade: ICMC

    Subjects: HARDWARE, CIRCUITOS FPGA, EQUAÇÕES DIFERENCIAIS ORDINÁRIAS

    Acesso à fonteAcesso à fonteDOIHow to cite
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    • ABNT

      SOUZA JUNIOR, Carlos Alberto Oliveira de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs. 2023. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2023. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/. Acesso em: 24 nov. 2025.

    • APA

      Souza Junior, C. A. O. de. (2023). Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/

    • NLM

      Souza Junior CAO de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs [Internet]. 2023 ;[citado 2025 nov. 24 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/

    • Vancouver

      Souza Junior CAO de. Applying Rosenbrock method for solving stiff ODEs raised from the chemical reactivity of the atmosphere through heterogeneous architectures based on FPGAs [Internet]. 2023 ;[citado 2025 nov. 24 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-31082023-103217/

  • Dissertação (Mestrado)

    Accelerating the alignment phase of Minimap2 genome assembly algorithm Using GACT-X in a commercial Cloud FPGA machine (2022)

    Teng, Carolina; Fonseca, Fernando Josepetti (Orientador)

    Unidade: EP

    Subjects: CIRCUITOS FPGA, COMPUTAÇÃO EM NUVEM, BIOINFORMÁTICA, GENÔMICA, ALGORITMOS

    Acesso à fonteHow to cite
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    • ABNT

      TENG, Carolina. Accelerating the alignment phase of Minimap2 genome assembly algorithm Using GACT-X in a commercial Cloud FPGA machine. 2022. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-05092022-084236/. Acesso em: 24 nov. 2025.

    • APA

      Teng, C. (2022). Accelerating the alignment phase of Minimap2 genome assembly algorithm Using GACT-X in a commercial Cloud FPGA machine (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de https://www.teses.usp.br/teses/disponiveis/3/3140/tde-05092022-084236/

    • NLM

      Teng C. Accelerating the alignment phase of Minimap2 genome assembly algorithm Using GACT-X in a commercial Cloud FPGA machine [Internet]. 2022 ;[citado 2025 nov. 24 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-05092022-084236/

    • Vancouver

      Teng C. Accelerating the alignment phase of Minimap2 genome assembly algorithm Using GACT-X in a commercial Cloud FPGA machine [Internet]. 2022 ;[citado 2025 nov. 24 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-05092022-084236/

  • Tese (Doutorado)

    Lina: a fast design optimisation tool for software-based FPGA programming (2022)

    Perina, Andre Bannwart; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Subjects: CIRCUITOS FPGA, ARQUITETURA DE SOFTWARE, C++ (LINGUAGEM DE PROGRAMAÇÃO), C (LINGUAGEM DE PROGRAMAÇÃO), MONTADORES E COMPILADORES

    Acesso à fonteAcesso à fonteDOIHow to cite
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    • ABNT

      PERINA, Andre Bannwart. Lina: a fast design optimisation tool for software-based FPGA programming. 2022. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/. Acesso em: 24 nov. 2025.

    • APA

      Perina, A. B. (2022). Lina: a fast design optimisation tool for software-based FPGA programming (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/

    • NLM

      Perina AB. Lina: a fast design optimisation tool for software-based FPGA programming [Internet]. 2022 ;[citado 2025 nov. 24 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/

    • Vancouver

      Perina AB. Lina: a fast design optimisation tool for software-based FPGA programming [Internet]. 2022 ;[citado 2025 nov. 24 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-23082022-101507/

  • Dissertação (Mestrado)

    A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (2022)

    Oliveira, Caio César Soares; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Subjects: ANÁLISE DE DADOS, TEMPO-REAL, CIRCUITOS FPGA, PROCESSAMENTO DE DADOS, SOFTWARES

    Acesso à fonteAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      OLIVEIRA, Caio César Soares. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency. 2022. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2022. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/. Acesso em: 24 nov. 2025.

    • APA

      Oliveira, C. C. S. (2022). A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/

    • NLM

      Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2025 nov. 24 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/

    • Vancouver

      Oliveira CCS. A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency [Internet]. 2022 ;[citado 2025 nov. 24 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/

  • Mestrado Profissionalizante

    Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag (2020)

    Batista, João Carlos; Tannús, Alberto (Orientador)

    Unidade: ICMC

    Subjects: CIRCUITOS FPGA, SISTEMAS EMBUTIDOS, ESPECTROSCOPIA DE RESSONÂNCIA MAGNÉTICA NUCLEAR, INTERFACE GRÁFICA

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    • ABNT

      BATISTA, João Carlos. Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag. 2020. Mestrado Profissionalizante – Universidade de São Paulo, São Carlos, 2020. Disponível em: https://www.teses.usp.br/teses/disponiveis/55/55137/tde-09112020-183839/. Acesso em: 24 nov. 2025.

    • APA

      Batista, J. C. (2020). Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag (Mestrado Profissionalizante). Universidade de São Paulo, São Carlos. Recuperado de https://www.teses.usp.br/teses/disponiveis/55/55137/tde-09112020-183839/

    • NLM

      Batista JC. Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag [Internet]. 2020 ;[citado 2025 nov. 24 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55137/tde-09112020-183839/

    • Vancouver

      Batista JC. Teste e diagnóstico de interfaces utilizando FPGA com reprogramação dinâmica e software embarcado para o Espectrômetro Digital de Ressonância Magnética da CIERMag [Internet]. 2020 ;[citado 2025 nov. 24 ] Available from: https://www.teses.usp.br/teses/disponiveis/55/55137/tde-09112020-183839/

  • Tese (Doutorado)

    Fast Code Exploration for Pipeline Processing in FPGA Accelerators (2019)

    Rosa, Leandro de Souza; Bonato, Vanderlei (Orientador)

    Unidade: ICMC

    Subjects: CIRCUITOS FPGA, HARDWARE, COMPUTAÇÃO RECONFIGURÁVEL

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSA, Leandro de Souza. Fast Code Exploration for Pipeline Processing in FPGA Accelerators. 2019. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2019. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/. Acesso em: 24 nov. 2025.

    • APA

      Rosa, L. de S. (2019). Fast Code Exploration for Pipeline Processing in FPGA Accelerators (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/

    • NLM

      Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/

    • Vancouver

      Rosa L de S. Fast Code Exploration for Pipeline Processing in FPGA Accelerators [Internet]. 2019 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21082019-143417/

  • Trabalho de evento-resumo

    Lina: timing-constrained high-level synthesis performance estimator for fast DSE (2019)

    Perina, André Bannwart ; Becker, Jürgen ; Bonato, Vanderlei

    Source: Proceedings. Conference titles: International Conference on Field-Programmable Technology - ICFPT. Unidade: ICMC

    Subjects: CIRCUITOS FPGA, BENCHMARKS

    Versão AceitaAcesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      PERINA, André Bannwart e BECKER, Jürgen e BONATO, Vanderlei. Lina: timing-constrained high-level synthesis performance estimator for fast DSE. 2019, Anais.. Los Alamitos: IEEE, 2019. Disponível em: https://doi.org/10.1109/ICFPT47387.2019.00063. Acesso em: 24 nov. 2025.

    • APA

      Perina, A. B., Becker, J., & Bonato, V. (2019). Lina: timing-constrained high-level synthesis performance estimator for fast DSE. In Proceedings. Los Alamitos: IEEE. doi:10.1109/ICFPT47387.2019.00063

    • NLM

      Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;[citado 2025 nov. 24 ] Available from: https://doi.org/10.1109/ICFPT47387.2019.00063

    • Vancouver

      Perina AB, Becker J, Bonato V. Lina: timing-constrained high-level synthesis performance estimator for fast DSE [Internet]. Proceedings. 2019 ;[citado 2025 nov. 24 ] Available from: https://doi.org/10.1109/ICFPT47387.2019.00063

  • Artigo de periodico

    Scaling up modulo scheduling for high-level synthesis (2019)

    Rosa, Leandro de Souza; Bouganis, Christos-Savvas; Bonato, Vanderlei

    Source: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. Unidade: ICMC

    Subjects: CIRCUITOS FPGA, ALGORITMOS GENÉTICOS, COMPUTAÇÃO RECONFIGURÁVEL, ALGORITMOS DE SCHEDULING, SCHEDULING

    Acesso à fonteDOIHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      ROSA, Leandro de Souza e BOUGANIS, Christos-Savvas e BONATO, Vanderlei. Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, v. 38, n. 5, p. 912-925, 2019Tradução . . Disponível em: https://doi.org/10.1109/TCAD.2018.2834440. Acesso em: 24 nov. 2025.

    • APA

      Rosa, L. de S., Bouganis, C. -S., & Bonato, V. (2019). Scaling up modulo scheduling for high-level synthesis. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 38( 5), 912-925. doi:10.1109/TCAD.2018.2834440

    • NLM

      Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2025 nov. 24 ] Available from: https://doi.org/10.1109/TCAD.2018.2834440

    • Vancouver

      Rosa L de S, Bouganis C-S, Bonato V. Scaling up modulo scheduling for high-level synthesis [Internet]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2019 ; 38( 5): 912-925.[citado 2025 nov. 24 ] Available from: https://doi.org/10.1109/TCAD.2018.2834440

  • Tese (Doutorado)

    Metodologias para desenvolvimento de mapas auto-organizáveis de Kohonen executados em FPGA (2018)

    Sousa, Miguel Angelo de Abreu de; Del Moral Hernandez, Emilio (Orientador)

    Unidade: EP

    Subjects: CIRCUITOS FPGA, REDES NEURAIS, RECONHECIMENTO DE PADRÕES, PROCESSAMENTO DE IMAGENS

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      SOUSA, Miguel Angelo de Abreu de. Metodologias para desenvolvimento de mapas auto-organizáveis de Kohonen executados em FPGA. 2018. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2018. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3142/tde-06092018-091449/. Acesso em: 24 nov. 2025.

    • APA

      Sousa, M. A. de A. de. (2018). Metodologias para desenvolvimento de mapas auto-organizáveis de Kohonen executados em FPGA (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3142/tde-06092018-091449/

    • NLM

      Sousa MA de A de. Metodologias para desenvolvimento de mapas auto-organizáveis de Kohonen executados em FPGA [Internet]. 2018 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3142/tde-06092018-091449/

    • Vancouver

      Sousa MA de A de. Metodologias para desenvolvimento de mapas auto-organizáveis de Kohonen executados em FPGA [Internet]. 2018 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3142/tde-06092018-091449/

  • Tese (Doutorado)

    Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS (2018)

    Pereira, Erinaldo da Silva; Marques, Eduardo (Orientador)

    Unidade: ICMC

    Subjects: FRAMEWORKS, CIRCUITOS FPGA, CIÊNCIA DA COMPUTAÇÃO, CLIMA

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      PEREIRA, Erinaldo da Silva. Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS. 2018. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2018. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/. Acesso em: 24 nov. 2025.

    • APA

      Pereira, E. da S. (2018). Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/

    • NLM

      Pereira E da S. Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS [Internet]. 2018 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/

    • Vancouver

      Pereira E da S. Um framework para coprojeto de hardware/software para o módulo da dinâmica do modelo brasileiro de previsão do tempo - BRAMS [Internet]. 2018 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-27032019-145106/

  • Dissertação (Mestrado)

    Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro (2018)

    Costa, Thadeu Antonio Ferreira de Melo; Marques, Eduardo (Orientador)

    Unidade: ICMC

    Subjects: MÉTODO DE MONTE CARLO, CIRCUITOS FPGA, GERAÇÃO DE NÚMEROS ALEATÓRIOS, MERCADO FINANCEIRO, BOLSA DE VALORES, FINANÇAS

    Acesso à fonteHow to cite
    A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas

    • ABNT

      COSTA, Thadeu Antonio Ferreira de Melo. Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro. 2018. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2018. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/. Acesso em: 24 nov. 2025.

    • APA

      Costa, T. A. F. de M. (2018). Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/

    • NLM

      Costa TAF de M. Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro [Internet]. 2018 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/

    • Vancouver

      Costa TAF de M. Coprojeto hardware/software das equações de Black-Scholes para precificação de opções no mercado financeiro [Internet]. 2018 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-19102018-102741/

  • Tese (Doutorado)

    Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão (2017)

    Holanda, Jose Arnaldo Mascagni de; Marques, Eduardo (Orientador)

    Unidade: ICMC

    Subjects: COMPUTAÇÃO RECONFIGURÁVEL, CIRCUITOS FPGA, VISÃO COMPUTACIONAL, HARDWARE, SOFTWARES, CIRCULAÇÃO DE PEDESTRES

    Acesso à fonteHow to cite
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    • ABNT

      HOLANDA, Jose Arnaldo Mascagni de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão. 2017. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/. Acesso em: 24 nov. 2025.

    • APA

      Holanda, J. A. M. de. (2017). Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/

    • NLM

      Holanda JAM de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão [Internet]. 2017 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/

    • Vancouver

      Holanda JAM de. Arquitetura multi-core reconfigurável para detecção de pedestres baseada em visão [Internet]. 2017 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25092017-085556/

  • Dissertação (Mestrado)

    Utilização de um framework PCI Express® em um espectrômetro digital de ressonância magnética (2017)

    Martins, Tiago Amaro; Schiabel, Homero (Orientador)

    Unidade: EESC

    Subjects: ESPECTROMETRIA, CIRCUITOS FPGA, RESSONÂNCIA MAGNÉTICA

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    • ABNT

      MARTINS, Tiago Amaro. Utilização de um framework PCI Express® em um espectrômetro digital de ressonância magnética. 2017. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/18/18152/tde-13122018-134548/. Acesso em: 24 nov. 2025.

    • APA

      Martins, T. A. (2017). Utilização de um framework PCI Express® em um espectrômetro digital de ressonância magnética (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/18/18152/tde-13122018-134548/

    • NLM

      Martins TA. Utilização de um framework PCI Express® em um espectrômetro digital de ressonância magnética [Internet]. 2017 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/18/18152/tde-13122018-134548/

    • Vancouver

      Martins TA. Utilização de um framework PCI Express® em um espectrômetro digital de ressonância magnética [Internet]. 2017 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/18/18152/tde-13122018-134548/

  • Trabalho de evento

    FPGA implementation of robust array kalman filter based on givens rotation (2017)

    Narasimhappa, Mundla; Terra, Marco Henrique ; Montanari, Raphael; Guizilini, Vitor C.

    Source: Anais. Conference titles: Simpósio Brasileiro de Automação Inteligente - SBAI. Unidade: EESC

    Subjects: CIRCUITOS FPGA, FILTROS DE KALMAN, AUTOMAÇÃO INDUSTRIAL

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    • ABNT

      NARASIMHAPPA, Mundla et al. FPGA implementation of robust array kalman filter based on givens rotation. 2017, Anais.. Campinas, SP: SBA, 2017. . Acesso em: 24 nov. 2025.

    • APA

      Narasimhappa, M., Terra, M. H., Montanari, R., & Guizilini, V. C. (2017). FPGA implementation of robust array kalman filter based on givens rotation. In Anais. Campinas, SP: SBA.

    • NLM

      Narasimhappa M, Terra MH, Montanari R, Guizilini VC. FPGA implementation of robust array kalman filter based on givens rotation. Anais. 2017 ;[citado 2025 nov. 24 ]

    • Vancouver

      Narasimhappa M, Terra MH, Montanari R, Guizilini VC. FPGA implementation of robust array kalman filter based on givens rotation. Anais. 2017 ;[citado 2025 nov. 24 ]

  • Dissertação (Mestrado)

    A hardware/software codesign for the chemical reactivity of BRAMS (2017)

    Souza Junior, Carlos Alberto Oliveira de; Marques, Eduardo (Orientador)

    Unidade: ICMC

    Subjects: HARDWARE, CIRCUITOS FPGA, PREVISÃO DO TEMPO, SOFTWARES, COMPUTAÇÃO RECONFIGURÁVEL

    Acesso à fonteHow to cite
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    • ABNT

      SOUZA JUNIOR, Carlos Alberto Oliveira de. A hardware/software codesign for the chemical reactivity of BRAMS. 2017. Dissertação (Mestrado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/. Acesso em: 24 nov. 2025.

    • APA

      Souza Junior, C. A. O. de. (2017). A hardware/software codesign for the chemical reactivity of BRAMS (Dissertação (Mestrado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/

    • NLM

      Souza Junior CAO de. A hardware/software codesign for the chemical reactivity of BRAMS [Internet]. 2017 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/

    • Vancouver

      Souza Junior CAO de. A hardware/software codesign for the chemical reactivity of BRAMS [Internet]. 2017 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-21092017-170006/

  • Tese (Doutorado)

    Redução de perdas em sistemas de distribuição por reconfiguração de redes utilizando aceleradores de hardware (2017)

    Gois, Marcilyanne Moreira; London Junior, João Bosco Augusto (Orientador) ; Bonato, Vanderlei (coorient)

    Unidade: EESC

    Subjects: CIRCUITOS FPGA, HARDWARE, REDES DE DISTRIBUIÇÃO DE ENERGIA ELÉTRICA

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    • ABNT

      GOIS, Marcilyanne Moreira. Redução de perdas em sistemas de distribuição por reconfiguração de redes utilizando aceleradores de hardware. 2017. Tese (Doutorado) – Universidade de São Paulo, São Carlos, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/18/18154/tde-23052018-084132/. Acesso em: 24 nov. 2025.

    • APA

      Gois, M. M. (2017). Redução de perdas em sistemas de distribuição por reconfiguração de redes utilizando aceleradores de hardware (Tese (Doutorado). Universidade de São Paulo, São Carlos. Recuperado de http://www.teses.usp.br/teses/disponiveis/18/18154/tde-23052018-084132/

    • NLM

      Gois MM. Redução de perdas em sistemas de distribuição por reconfiguração de redes utilizando aceleradores de hardware [Internet]. 2017 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/18/18154/tde-23052018-084132/

    • Vancouver

      Gois MM. Redução de perdas em sistemas de distribuição por reconfiguração de redes utilizando aceleradores de hardware [Internet]. 2017 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/18/18154/tde-23052018-084132/

  • Dissertação (Mestrado)

    Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA (2016)

    Chaves, Mario Henrique; Tatizawa, Hédio (Orientador)

    Unidade: IEE

    Subjects: COMBUSTÍVEIS, CIRCUITOS FPGA, MOTORES DE COMBUSTÃO INTERNA

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    • ABNT

      CHAVES, Mario Henrique. Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA. 2016. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2016. Disponível em: http://www.teses.usp.br/teses/disponiveis/106/106131/tde-11082016-182039/. Acesso em: 24 nov. 2025.

    • APA

      Chaves, M. H. (2016). Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/106/106131/tde-11082016-182039/

    • NLM

      Chaves MH. Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA [Internet]. 2016 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/106/106131/tde-11082016-182039/

    • Vancouver

      Chaves MH. Unidade de controle de motores de combustão interna baseada em microcontrolador e FPGA [Internet]. 2016 ;[citado 2025 nov. 24 ] Available from: http://www.teses.usp.br/teses/disponiveis/106/106131/tde-11082016-182039/

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